Методология автоматизации тестопригодного проектирования аналого-цифровых интегральных схем тема диссертации и автореферата по ВАК РФ 05.13.12, доктор наук Мосин Сергей Геннадьевич

• Мосин Сергей Геннадьевич
• доктор наук
• 2022

Оглавление диссертации доктор наук Мосин Сергей Геннадьевич

ВВЕДЕНИЕ

ГЛАВА 1. СОСТОЯНИЕ В ОБЛАСТИ ИНТЕГРАЛЬНЫХ ТЕХНОЛОГИЙ, МЕТОДОВ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ И СРЕДСТВ САПР.

ПОСТАНОВКА ЗАДАЧ ИССЛЕДОВАНИЙ

1.1. Современные тенденции и технологии

проектирования ИС

1.2. ТЕСТОПРИГОДНОЕ проектирование

ИНТЕГРАЛЬНЫХ СХЕМ

1.3. Маршруты тестопригодного проектирования в САПР ИС

1.3.1. Маршрут тестопригодного проектирования ИС

в САПР компании Siemens

1.3.2. Маршрут тестопригодного проектирования ИС

в САПР компании Cadence

1.3.3. Средства тестопригодного проектирования

в САПР компании Synopsys

1.3.4. Сравнение возможностей тестопригодного проектирования ИС в коммерческих САПР

1.4. Цель и постановка задач исследований

1.5. Выводы

ГЛАВА 2. МЕТОДОЛОГИЯ ТЕСТОПРИГОДНОГО

ПРОЕКТИРОВАНИЯ АНАЛОГО-ЦИФРОВЫХ ИС

2.1. ОБЩИЕ ПОЛОЖЕНИЯ МЕТОДОЛОГИИ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ АНАЛОГО-ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ

2.2. ОРГАНИЗАЦИЯ ПРОЦЕССА МОДЕЛИРОВАНИЯ

2.2.1. Анализ чувствительности

2.2.2. Моделирование неисправностей

2.2.3. Способ автоматизации моделирования неисправностей на основе парадигмы

параллельных вычислений

2.2.4. Анализ тестопригодности

2.3. Процесс формирования тестов

2.3.1. Выбор контролируемых параметров

2.3.2. Выбор тестовых узлов

2.3.3. Выбор тестовых воздействий для аналоговой схемы

2.3.4. Формирование тестовых наборов для цифровой

схемы

2.3.5. Построение справочника неисправностей

2.3.6. Оценка покрываемости неисправностей

2.4. Процесс формирования тестирующих подсхем

2.5. ПРОЦЕСС ПРИНЯТИЯ РЕШЕНИЯ ПРИ ВЫБОРЕ ТЕСТИРУЮЩЕЙ структуры

2.6. Согласование тестовых решений для цифровой и АНАЛОГОВОЙ ПОДСХЕМ

2.7. РЕАЛИЗАЦИЯ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ АНАЛОГО-ЦИФРОВЫХ ИС

2.8. ВЫВОДЫ

ГЛАВА 3. МЕТОД СИНТЕЗА ТЕСТОВЫХ ПРОГРАММ В ВИДЕ СЕТИ АВТОМАТОВ ДЛЯ ПРОВЕДЕНИЯ ТЕСТИРОВАНИЯ АНАЛОГО-ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ

3.1. МОДЕЛИ ОПИСАНИЯ ПРОЦЕССА ТЕСТИРОВАНИЯ

3.2. ДЕКОМПОЗИЦИЯ МЕТОДА СИНТЕЗА ТЕСТОВЫ1Х ПРОГРАММ

3.3. Экспериментальное исследование

3.4. Выводы

ГЛАВА 4. ВСТРОЕННОЕ САМОТЕСТИРОВАНИЕ АНАЛОГОВЫХ СХЕМ С РЕКОНФИГУРИРОВАНИЕМ В АВТОГЕНЕРАТОР

4.1. Анализ устойчивости схемы

4.2. ВЫБОР ПОДСХЕМЫ РЕКОНФИГУРИРОВАНИЯ В АВТОГЕНЕРАТОР

4.3. ОЦЕНКА ДЛИТЕЛЬНОСТИ ПЕРЕХОДНЫЕ ПРОЦЕССОВ В СХЕМЕ

4.4. Расчет частоты автоколебаний при номинальные

ЗНАЧЕНИЯХ ПАРАМЕТРОВ ВНУТРЕННИХ КОМПОНЕНТОВ

ОРИГИНАЛЬНОЙ СХЕМЫ

4.5. ОЦЕНКА ДИАПАЗОНА ИЗМЕНЕНИЯ ЧАСТОТЫ АВТОКОЛЕБАНИЙ С УЧЕТОМ ДОПУСКОВ НА ПАРАМЕТРЫ ВНУТРЕННИХ КОМПОНЕНТОВ ОРИГИНАЛЬНОЙ СХЕМЫ

4.6. ОЦЕНКА ПОКРЫТИЯ НЕИСПРАВНОСТЕЙ НА МОДЕЛЯХ

4.7. ИЗМЕРЕНИЕ ЧАСТОТЫ САМОВОЗБУЖДЕНИЯ ТЕСТИРУЕМОЙ СХЕМЫ, АНАЛИЗ НА ПОПАДАНИЕ ИЗМЕРЕННОЙ ЧАСТОТЫ

В ДИАПАЗОН ДОПУСТИМЫЕ ЗНАЧЕНИЙ И ПРИНЯТИЕ РЕШЕНИЯ О РАБОТОСПОСОБНОСТИ СХЕМЫ

4.8. Экспериментальные исследования

4.9. СТРУКТУРНОЕ РЕШЕНИЕ ОЫБТ ДЛЯ АНАЛОГО-ЦИФРОВЫЕ ИС

4.10. Выводы

ГЛАВА 5. СПОСОБ РЕАЛИЗАЦИИ СПРАВОЧНИКА

НЕИСПРАВНОСТИ НА ОСНОВЕ ИСКУССТВЕННОЙ

НЕЙРОННОЙ СЕТИ

5.1. МАТЕМАТИЧЕСКИЕ ОСНОВЫ ПОСТРОЕНИЯ НЕЙРОСЕТЕВОГО СПРАВОЧНИКА НЕИСПРАВНОСТЕЙ И ВЫБОРА КОНТРОЛИРУЕМЫЕ ПАРАМЕТРОВ

5.2. Способ вышора значимые характеристик на основе

МЕТОДА ГЛАВНЫЕ КОМПОНЕНТ

5.3. МЕТОДИКА РЕАЛИЗАЦИИ НЕЙРОСЕТЕВОГО

СПРАВОЧНИКА НЕИСПРАВНОСТЕЙ

5.4. МЕТОДИКА ОБУЧЕНИЯ НЕЙРОННОЙ СЕТИ

5.5. Экспериментальные исследования

5.6. ВЫВОДЫ

ГЛАВА 6. БИБЛИОТЕКА СТРУКТУРНЫХ РЕШЕНИЙ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ

АНАЛОГО-ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ

6.1. Структура и состав библиотеки

6.2. КОМПОНЕНТЫ БИБЛИОТЕКИ ДЛЯ ТЕСТИРОВАНИЯ АНАЛОГОВЫХ ПОДСХЕМ

6.3. КОМПОНЕНТЫ БИБЛИОТЕКИ ДЛЯ ТЕСТИРОВАНИЯ ЦИФРОВЫХ ПОДСХЕМ

6.4. ВЫВОДЫ

ГЛАВА 7. ЭКСПЕРИМЕНТАЛЬНЫЕ РЕЗУЛЬТАТЫ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ

АНАЛОГО-ЦИФРОВОЙ ИС

7.1. ОПИСАНИЕ ДВУХКАНАЛЬНОГО АНАЛОГО-ЦИФРОВОГО КОДЕКА ЗВУКОВЫХ ЧАСТОТ

7.2. ТЕСТОПРИГОДНОЕ проектирование аналоговой подсхемы

7.3. ТЕСТОПРИГОДНОЕ ПРОЕКТИРОВАНИЕ ЦИФРОВОЙ ПОДСХЕМЫ

7.4. ВЫВОДЫ

ЗАКЛЮЧЕНИЕ

СПИСОК СОКРАЩЕНИЙ

СПИСОК ЛИТЕРАТУРЫ

СПИСОК ИЛЛЮСТРАТИВНОГО МАТЕРИАЛА

ПРИЛОЖЕНИЕ А. ПОВЕДЕНЧЕСКИЕ И ФИЗИЧЕСКИЕ МОДЕЛИ КОМПОНЕНТОВ БИБЛИОТЕКИ СТРУКТУРНЫХ РЕШЕНИЙ ТЕСТОПРИГОДНОГО ПРОЕКТИРОВАНИЯ ИНТЕГРАЛЬНЫХ СХЕМ

ПРИЛОЖЕНИЕ Б. АКТЫ ВНЕДРЕНИЯ РЕЗУЛЬТАТОВ ДИССЕРТАЦИОННОЙ РАБОТЫ

Введение диссертации (часть автореферата) на тему «Методология автоматизации тестопригодного проектирования аналого-цифровых интегральных схем»

ВВЕДЕНИЕ

Глобальный переход развитых экономик к четвертой промышленной революции (Индустрия 4.0) ориентирован на внедрение и активное использование ключевых цифровых технологий: большие данные, Интернет вещей (в том числе промышленный Интернет вещей), виртуальная и дополненная реальность и др., а также интеграцию киберфизических систем в производственные процессы. Эффективность использования заявленных ключевых технологий во многом определяется надежностью и качеством аппаратных платформ, в основе которых лежат интегральные схемы (ИС).

В настоящее время электронная промышленность является наиболее динамично развивающейся отраслью. Во многом этому успеху способствует развитие интегральных технологий и решение многих проблем производственных процессов, а также использование развитых средств автоматизированного проектирования (САПР) микроэлектронной аппаратуры на этапе разработки проектных решений. Наибольший вклад в показатель роста микроэлектроники вносят проектирование и производство ИС. При этом наметилась устойчивая тенденция к переходу от производства схем, реализующих стандартную логику, к заказным и полузаказным специализированным ИС (ASIC - Application Specific Integrated Circuit). Появление новых интегральных технологий стало определяющим фактором при разработке эффективной микроэлектронной аппаратуры (МЭА) для широкого спектра приложений в различных отраслях промышленности.

Одним из интенсивно развивающихся направлений в ASIC-технологии является проектирование и производство аналого-цифровых интегральных схем (АЦИС), которые в зарубежной литературе принято называть смешанными ИС (MSIC - Mixed-Signal Integrated Circuit), объединяющих на одном кристалле аналоговую и цифровую подсхемы [3], [15]. Динамика роста производства данного типа ИС составляет порядка 35% в год [96], [97]. Увеличение потребности в устройствах такого типа объясняется активным использо-

ванием механизмов цифровой обработки сигналов (ЦОС) во многих современных приложениях, таких как обработка аудио и видео данных, компьютерные и сетевые технологии, телекоммуникация, транспортная электроника и авионика, биомедицинские приборы и др. Применение М81С обусловлено необходимостью одновременной обработки аналоговых и цифровых сигналов в режиме реального времени для получения результатов высокого качества. При этом, используя аналого-цифровые схемы, удается избежать искажения сигналов на линиях соединения аналоговых и цифровых подсхем особенно при расширении частотных диапазонов работы электронных устройств.

Современные заказные ИС, реализуемые по глубоко субмикронным и нано размерным интегральным технологиям, обладают высокой структурной и функциональной сложностью - состоят из сотен миллионов транзисторов и имеют несколько тысяч входных и выходных контактов. Проектирование таких ИС и технологическая подготовка их массового производства требуют существенных временных и стоимостных затрат. Увеличение потребности в АЦИС привело к необходимости развития методов и средств проектирования устройств данного класса. Современный рынок программного обеспечения (ПО) предлагает множество систем автоматизированного проектирования (САПР), как правило, зарубежных, обеспечивающих сквозной цикл проектирования аналого-цифровых ИС [63-65].

Возникновение производственных дефектов на полупроводниковой пластине ИС, которое носит случайный характер, приводит к появлению неисправных ИС и снижению показателя выхода годных изделий, что определяет повышение себестоимости производства исправных ИС, а, самое главное, - снижает надежность электронных устройств [49], [90], [98], [109]. Производителям ИС важно не просто отбраковывать неисправные кристаллы ИС, а определять и устранять причины их возникновения, чтобы обеспечивать высокое качество и надежность с минимальными затратами. Наиболее трудоемким и дорогостоящим этапом при реализации ИС является тестирование, которое позволяет обеспечить высокие требования по надежности и качеству

функционирования проектируемых схем, установить соответствие выходных характеристик их спецификациям [2], [13], [78], [102].

На тестовые мероприятия ИС приходится порядка 40-60 процентов от общего времени, требуемого на проектирование и реализацию устройства [87], [96]. Это во многом связано с тем, что тестирование (верификация) проводится на каждом этапе процесса производства ИС, включая проверку кремниевых пластин, кристаллов и корпусированных устройств. При этом согласно «правилу десяти» стоимость обнаружения неисправного компонента в партии увеличивается десятикратно на каждом последующем уровне производственного цикла [97]. В АЦИС аналоговая подсхема занимает существенно меньшую площадь кристалла по сравнению с цифровой подсхемой. При этом следует отметить тенденцию снижения стоимостных затрат на тестирование цифровых подсхем и увеличения стоимости тестирования аналоговых подсхем.

В условиях роста сложности производимых ИС традиционные методы их тестирования и диагностики становятся неприемлемыми в силу экспоненциальной зависимости сложности и времени тестирования от количества внешних контактов схемы, а конструктивные особенности корпусов ИС ограничивают доступ ко всем внутренним узлам схемы для исчерпывающего тестирования. Для аналого-цифровых ИС, объединяющих на одном кристалле аналоговую и цифровую подсхемы, тестирование связано с дополнительными сложностями - различные особенности функционирования аналоговой и цифровой подсхем, специфика влияния производственных дефектов на их работу и необходимость совместной проверки обеих подсхем, оперирующих сигналами разных видов, и др. [170].

Наиболее актуальным и широко исследуемым направлением современного автоматизированного проектирования ИС является получение и разработка методик, позволяющих еще в процессе проектирования устройства формировать для него сценарий тестовых мероприятий (DFT - Design-for-TestabШty) [154], [160]. Реализация данного подхода предусматривает использование внутри проекта тестирующих подсхем или, основываясь на результатах схемотехнического анализа, осуществление специального преобразования

исходной схемы с целью повышения контролируемости ее параметров. Современные средства САПР (Cadence, Synopsis, Siemens) широко применяют DFT-подход для цифровых ИС, поскольку для данных схем существуют эффективные модели неисправностей, средства автоматизированного формирования тестов и анализа выходных откликов, решения организации и проведения внутрисхемного тестирования, стандарты граничного сканирования (IEEE 1149.1, 1149.6 и др.) [92], [93].

В области программного обеспечения для тестирования аналоговых и аналого-цифровых ИС наблюдается недостаток средств. Это объясняется во многом отсутствием универсальных методик тестирования аналоговых схем, а также сложностью сопряжения методов тестирования цифровых подсхем с существующими методами тестирования аналоговых подсхем АЦИС [101].

Аналоговые схемы с функциональной точки зрения являются более чувствительными к возникновению в них неисправности, чем цифровые. Во многом это объясняется влиянием дефектов на внутренние параметры схемы. И если для цифровых ИС небольшие отклонения параметров внутренних компонентов часто не влияют на выходные характеристики в силу ограниченного числа уровней сигнала, то для аналоговых схем малые отклонения могут привести к существенным изменениям выходных параметров [157]. На сегодняшний день широко используемым и хорошо себя зарекомендовавшим способом тестирования MSIC являются методы функционального тестирования. При реализации подходов данного метода решаются следующие задачи:

- выбор типа тестовых воздействий;

- выбор контролируемых параметров и узлов;

- формирование компактных наборов тестовых воздействий;

- верификация выходных откликов схемы на выбранные тестовые последовательности;

- анализ результатов и принятие решения об исправности или неисправности тестируемого устройства.

Реализация подхода тестопригодного проектирования АЦИС сопряжена с синтезом и анализом возможных вариантов организации раздельного и сов-

местного тестирования аналоговой и цифровой подсхем с учетом их функциональных особенностей, а также с выбором по заданному критерию наиболее подходящего варианта из множества рассмотренных. Включение в оригинальную схему тестирующих подсхем (ТП) требует дополнительной площади кристалла и связано с определенными затратами. Однако ТП позволяют обнаруживать неисправности и определять причины их появления на ранних стадиях процесса производства ИС. Данные о неисправностях, полученные от ТП, позволяют принять меры по устранению причин их возникновения за счет внесения изменений в проект или технологический процесс, сокращая число итераций при прототипировании. Автоматизация проектных процедур в рамках DFT-подхода обеспечивает выбор эффективного тестового решения, использование которого позволяет при дополнительных затратах на его реализацию сократить общие затраты времени и средств на организацию и проведение тестирования производимых ИС. Развитие средств автоматизации те-стопригодного проектирования аналого-цифровых ИС, обеспечивающих в рамках сквозного маршрута проектирования выбор эффективных тестовых решений, - актуальная проблема в области проектирования современных ИС.

Диссертационная работа представляет результаты комплексного исследования проблемы автоматизации тестопригодного проектирования аналого-цифровых ИС с учетом замечаний и в развитие ранее проведенных исследований, представленных автором в [36].

Объект исследования - подсистема тестопригодного проектирования САПР аналого-цифровых ИС, обеспечивающая автоматизацию проектных процедур синтеза, анализа и выбора эффективных способов тестирования и тестирующих подсхем.

Предмет исследования - методы тестопригодного проектирования АЦИС, средства математического моделирования, структурные решения тестопригодного проектирования аналоговых и цифровых подсхем.

Цель работы - обобщение и развитие теории и методологии автоматизации тестопригодного проектирования аналого-цифровых интегральных схем, охватывающих совокупность математических моделей, методов, подходов, алгоритмов

и структурных решений. Для достижения данной цели в работе поставлены и решены следующие задачи, направленные на развитие математического, методического, информационного и программного обеспечения подсистемы тестопригод-ного проектирования САПР аналого-цифровых интегральных схем:

1. Классификация неисправностей и методов тестопригодного проектирования аналого-цифровых интегральных схем; анализ возможностей средств коммерческих САПР для автоматизации тестопригодного проектирования АЦИС.

2. Декомпозиция маршрута тестопригодного проектирования аналоговых и цифровых подсхем АЦИС для построения множества базовых операций, обеспечивающих формирование тестов и выбор тестовых механизмов.

3. Анализ способов организации иерархического тестирования и диагностики неисправностей АЦИС на уровне отдельных функциональных блоков, аналоговой и цифровой подсхем и устройства в целом.

4. Формализация методологии автоматизации тестопригодного проектирования АЦИС на уровне математического, информационного и методического обеспечения САПР.

5. Формирование множества математических моделей структурных решений внутрисхемного тестирования аналоговых и цифровых подсхем АЦИС.

6. Формирование критериев оценки эффективности методов тестирования и диагностики неисправностей с учетом функциональных и структурных особенностей проектируемой АЦИС.

7. Исследование методов тестирования аналоговых подсхем, основанных на функциональном преобразовании оригинальной схемы за счет рекон-фигурирования.

8. Разработка и исследование метода диагностики неисправностей аналого-цифровых интегральных схем в ассоциативном режиме.

9. Экспериментальная проверка методологии автоматизации тестопригодного проектирования АЦИС.

Методы исследования. Для решения поставленных задач в диссертационной работе использованы методы теории САПР, системного анализа, теории электрических цепей и теории радиотехнических сигналов, методы мате-

матического моделирования схем, элементы теории функций комплексных переменных, теории чувствительности, методы линейной алгебры, элементы теории вероятностей и математической статистики, методы параллельных вычислений и машинного обучения.

Научная новизна работы. Новые научные результаты, полученные в работе, состоят в следующем:

1. Разработана методология автоматизации тестопригодного проектирования АЦИС (как элемент методического обеспечения САПР), предназначенная для реализации нового класса САПР для аналого-цифровых ИС, позволяющая создавать и применять математические модели, методы и алгоритмы тестопригодного проектирования, отличительная особенность которой -возможность обеспечивать формирование тестов и выбор тестовых механизмов одновременно для цифровой и аналоговой подсхем АЦИС в рамках сквозного маршрута проектирования (стр. 73-160) (Пункт 1 паспорта специальности 05.13.12).

2. Предложен и реализован метод синтеза тестовых программ в виде сети автоматов (как элемент методического обеспечения САПР), предназначенный для генерации тестов с различной разрешающей способностью, позволяющий организовывать иерархическое тестирование АЦИС, отличительная особенность которого - возможность планировать и выполнять раздельное и совместное тестирование аналоговой и цифровой подсхем (стр. 164-169) (Пункт 2 паспорта специальности 05.13.12).

3. Предложен и исследован способ автоматизации моделирования неисправностей АЦИС (как элемент методического обеспечения САПР), предназначенный для оценки влияния неисправностей на поведение проектируемой схемы и построения справочников неисправностей, отличительная особенность которого - использование параллельной парадигмы (стр. 113-118) (Пункт 2 паспорта специальности 05.13.12).

4. Разработаны и реализованы математические модели структурных решений тестопригодного проектирования (как элемент математического обеспечения САПР), предназначенные для синтеза тестопригодных АЦИС, позволяю-

щие организовывать внутрисхемное тестирование и диагностику неисправностей аналоговой и цифровой подсхем, отличительная особенность которых -возможность использования на ранних стадиях процесса проектирования АЦИС для обеспечения иерархического, в т.ч. совместного, тестирования аналоговой и цифровой подсхем (стр. 201-212, 266-306) (Пункт 3 паспорта специальности 05.13.12).

5. Разработана и реализована методика автоматизированного проектирования тестирующих подсхем для встроенного самотестирования аналоговых подсхем АЦИС, основанная на реконфигурировании оригинальной схемы в автогенератор, предназначенная для синтеза тестопригодных аналоговых подсхем, позволяющая отказаться от использования генераторов входных тестовых воздействий, отличительная особенность которой - автоматизация выбора способа реконфигурации и возможность проведения в выделенном режиме внутрисхемного тестирования аналоговой подсхемы совместно с цифровой подсхемой (стр. 175-201) (Пункт 2 паспорта специальности 05.13.12).

6. Предложена и исследована методика реализации справочника неисправностей аналоговых подсхем АЦИС на основе искусственной нейронной сети (как элемент информационного обеспечения САПР), предназначенного для организации компактного хранения большого объема выходных откликов на тестовые воздействия исправной схемы и для каждого вида рассматриваемых неисправностей, позволяющего решать задачу функционального тестирования и диагностики неисправностей АЦИС, отличительные особенности которого - сокращение времени функциональной диагностики неисправностей, основанной на ассоциативном методе, и формирование признака диагностируемой неисправности в цифровом виде (стр. 223-225) (Пункт 3 паспорта специальности 05.13.12).

7. Предложена методика обучения искусственной нейронной сети в качестве справочника неисправностей, предназначенная для автоматизации процесса построения СН аналоговых подсхем АЦИС, позволяющая учитывать допустимый диапазон разброса параметров внутренних компонентов схемы, отличительные особенности которой - снижение ошибок I и II рода за счет кластериза-

ции входных шаблонов до машинного обучения и возможность вероятностной оценки обнаружения конкретной неисправности в случае двойственных групп (стр. 226-228) (Пункт 3 паспорта специальности 05.13.12).

Практическая ценность. Предлагаемая методология автоматизации те-стопригодного проектирования аналого-цифровых ИС согласована с маршрутом проектирования коммерческих САПР и может быть интегрирована в процесс разработки ИС без существенных расходов, обеспечивая сокращение временных и стоимостных затрат. Разработаны подсистемы САПР, реализующие предложенные модели и алгоритмы. Программные модули автоматизируют процесс принятия решения при выборе тестовой стратегии и тестирующих структур. Реализована библиотека структурных решений тестопригодно-го проектирования, обладающая открытой архитектурой, что позволяет ее использовать по принципу многократного применения (Design Reuse) для различных проектов, в том числе стандартными средствами САПР.

Достоверность результатов диссертационной работы обеспечена обоснованием основных теоретических положений, а также большим объемом численных экспериментов, выполненных с использованием средств САПР и разработанного специализированного программного обеспечения. Полученные результаты согласуются с современными научными представлениями и данными отечественных и зарубежных информационных источников, подтверждаются обсуждением в научных изданиях и выступлениях на научных конференциях, а также практическим использованием их при проектировании.

Реализация и внедрение результатов работы. Работа по теме диссертации проводилась на кафедре Прикладной математики КФУ в рамках Программы развития федерального государственного автономного образовательного учреждения высшего профессионального образования "Казанский (Приволжский) федеральный университет" на 2010-2019 годы, Программы повышения конкурентоспособности федерального государственного автономного образовательного учреждения высшего образования «Казанский (Приволжский) федеральный университет» на 2013-2020 годы (Проект 5-100); на кафедре ВТ ВлГУ в рамках проекта IST 2000-30193 (REASON) Европейской пятой рамочной про-

граммы FP5, проектов № 2973 и № 9991 аналитической ведомственной целевой программы «Развитие научного потенциала высшей школы (2009-2010 годы)», проекта № 7.4151.2011 государственного задания Министерства образования и науки РФ, г/б и х/д НИР. Полученные результаты исследований в виде методологии, методик, моделей, алгоритмов, структурных решений тестопригодного проектирования заказных АЦИС, программного обеспечения подсистемы САПР тестопригодного проектирования внедрены в ООО «ЛабСистемс» (г. Владимир), в/ч 35533 (г. Москва), ЗАО «ИДМ-Плюс» (г. Зеленоград), а также в учебный процесс кафедры ПМ (КФУ) и кафедры ВТ (ВлГУ).

Апробация работы. Основные положения и результаты работы докладывались и обсуждались на следующих семинарах и конференциях:

- Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)». Зеленоград: 2014, 2016, 2018, 2020;

- Конференция «Управление большими системами». Москва, ИПУ РАН: 2012;

- Международная научно-техническая конференция «Актуальные проблемы электронного приборостроения». Саратов, СГТУ: 2002, 2010;

- Всероссийская научная конференция «Проектирование научных и инженерных приложений в среде MATLAB». Москва, ИПУ РАН: 2002, 2004;

- Международная научно-техническая конференция "Новые методологии проектирования изделий микроэлектроники". Владимир: 2002, 2003, 2004;

- Electronic Circuits and Systems Conference (ECS). Slovakia, Bratislava: 2001, 2005;

- International Conference «Mixed Design of Integrated Circuits and Systems (MIXDES)». Poland: 1998, 2002, 2004, 2005, 2006;

- Biennial Conf. on Electronics and Microsystems Technology «Baltic Electronics Conference (BEC)». Estonia, Tallinn: 2002, 2004, 2010;

- IEEE East-West Design and Test Symposium (EWDTS). Ukraine: 2003, 2005, 2011; Russia: 2006, 2009, 2010, 2013; Armenia: 2007; Georgia: 2015; Serbia: 2017; Bulgaria: 2020.

- IEEE International Conference "The Experience of Designing and Application of CAD System in Microelectronics (CADSM)". Ukraine, Lviv: 2005, 2007, 2011, 2015;

- IEEE 10th European Test Symposium (ETS'05). Estonia, Tallinn: 2005;

- IEEE 18th International Conference on System Engineering (ICSEng'2005). USA, Las Vegas: 2005;

- International Conference "Electronics". Bulgaria, Sozopol: 2005, 2006;

- IEEE 26th International SOC Conference. Germany, Erlangen: 2013;

- IEEE Mediterranean Conference on Embedded Computing (MECO). Montenegro: 2015, 2016, 2017, 2018;

- IEEE 28th International Conference Radioelektronika (RADIOEL-EKTRONIKA). Czech Republic: 2018.

- IEEE International Symposium on Quality Electronic Design (ISQED). USA, Santa Clara: 2018.

Положения, выносимые на защиту:

1. Методология автоматизации тестопригодного проектирования АЦИС обеспечивает формирование тестов и выбор тестовых механизмов одновременно для цифровой и аналоговой подсхем в рамках сквозного маршрута проектирования.

2. Метод синтеза тестовых программ в виде сети автоматов обеспечивает возможность раздельного и совместного тестирования аналоговой и цифровой подсхем АЦИС.

3. Способ автоматизации моделирования неисправностей АЦИС, основанный на параллельной парадигме, позволяет сократить временные затраты по сравнению с последовательным моделированием.

4. Методика автоматизированного проектирования тестирующей подсхемы для встроенного самотестирования аналоговой подсхемы АЦИС, основанная на реконфигурировании оригинальной схемы в автогенератор, обеспечивает проведение в выделенном режиме внутрисхемного тестирования аналоговой подсхемы совместно с цифровой подсхемой без использования внешнего генератора аналоговых тестовых сигналов.

5. Методика реализации справочника неисправностей аналоговой подсхемы с использованием искусственной нейронной сети сокращает время диагностики неисправностей, основанной на ассоциативном методе, и формирует признаки диагностируемой неисправности в цифровом виде.

6. Методика обучения нейронной сети в качестве справочника неисправностей снижает ошибки I и II рода за счет кластеризации входных шаблонов до машинного обучения и обеспечивает вероятностную оценку выявления конкретной неисправности в случае двойственных групп.

7. Математические модели структурных решений тестопригодного проектирования обеспечивают синтез тестопригодных АЦИС и возможность совместного тестирования аналоговой и цифровой подсхем.

Публикации по работе. Основные результаты работы опубликованы в двух монографиях, учебном пособии, 23 статьях в изданиях из Перечня ВАК РФ для публикации основных научных результатов диссертаций соискателей ученой степени доктора наук, в 30 международных изданиях, входящих в системы цитирования Web of Science и Scopus.

На разработанные подсистемы тестопригодного проектирования САПР аналого-цифровых ИС получены 3 свидетельства о регистрации программ для ЭВМ.

Общее число публикаций по теме диссертации составляет 86 наименований.

Личный вклад автора заключается в определении цели и задач исследований, формализации методологии автоматизации тестопригодного проектирования АЦИС на уровне математического, информационного и методического обеспечения САПР, детальное описание которого приведено выше в пункте «Научная новизна работы»; разработке ПО подсистем тестопригодного проектирования САПР АЦИС; реализации библиотеки структурных решений тестопригодного проектирования АЦИС; проведении экспериментальных исследований и апробации полученных результатов; подготовке статей и выступлениях на научных конференциях с докладами. Все основные результаты диссертационного исследования получены лично автором. Из 86 публикаций 16 работ написаны

в соавторстве, в которых доля участия С. Г. Мосина составляет от 40 до 80 % и непосредственно отражает решение поставленных задач.

Структура работы. Диссертация состоит из введения, семи глав, заключения и двух приложений. Основная часть диссертации изложена на 333 страницах машинописного текста. Диссертация содержит 181 рисунок и 44 таблицы. Библиография включает 172 наименования.

В первой главе диссертации проведен анализ современных тенденций и технологий проектирования интегральных схем. Представлена статистика по применению подхода тестопригодного проектирования (DFT - Designfor-TestabШty) при разработке современных цифровых, аналоговых и аналого-цифровых ИС. Приведена классификация DFT-решений. Показано, что методы внутрисхемного тестирования - эффективное решение для использования в сложных системах, требовательных к безопасности и надежности их функционирования. Продемонстрирована эффективность использования DFT-методик на ранних стадиях процесса проектирования ИС, связанная с учетом функциональных особенностей реализуемых устройств. Исследован маршрут проектирования ИС, с использованием поведенческих, структурных и физических моделей. Показаны пути адаптации маршрута проектирования к тестопригодному проектированию ИС. Рассмотрены маршруты тестопригодного проектирования ИС в ведущих САПР мировых лидеров. Проведено сравнение и анализ возможностей тестопригодного проектирования ИС в коммерческих САПР. Отмечена функциональная ограниченность средств автоматизации тестопригодного проектирования аналоговых и аналого-цифровых ИС (АЦИС) в их составе.

Список литературы диссертационного исследования доктор наук Мосин Сергей Геннадьевич, 2022 год

СПИСОК ЛИТЕРАТУРЫ

1. Автоматизация схемотехнического проектирования: Учеб. Пособие для вузов / В.Н. Ильин, В.Т. Фролкин, А.И. Бутко и др.; Под ред. В.Н. Ильина. - М.: Радио и связь, 1987. - 368 с.

2. Автоматизированный тестовый контроль производства БИС / С.С. Булгаков, Д.Б. Десятов, С.А. Еремин, В.В. Сысоев. - М.: Радио и связь, 1992. -192 с.

3. Аналоговые и цифровые интегральные микросхемы: Справочное пособие / С. В. Якубовский, Н.А. Барканов, Л.И. Ниссельсон и др.: Под ред. С. В. Якубовского. - 2-е изд., перераб. и доп. - М.: Радио и связь, 1984. - ил. - (Проектирование РЭА на интегральных микросхемах).

4. Бэндлер, Д. У. Диагностика неисправностей в аналоговых цепях [Текст] / Д.У. Бэндлер, А. Э. Салама // ТИИЭР, 1985, № 8, с.35-87

5. Быханова, Н. В. Структурное решение тестового генератора для подсистем встроенного самотестирования цифровых схем // Н. В. Быханова, С. Г. Мосин, / Проблемы разработки перспективных микро- и наноэлектрон-ных систем - 2014. Сборник трудов / под общ.ред. академика РАН А. Л. Стемпковского. М.: ИППМ РАН, 2014. Часть IV. С. 95-100.

6. Быханова, Н. В. Поиск рациональной структуры тестового генератора для подсистем встроенного самотестирования цифровых схем [Text] / Н.В. Быханова, С.Г. Мосин // Проблемы разработки перспективных микро- и нано-электронных систем (МЭС). Сборник трудов / под общ.ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН. - 2020. - № 1. - С. 89-94.

7. Влах, И. Машинные методы анализа и проектирования электронных схем [Текст] / И. Влах, К. Сингхал. - М.: Радио и связь, 1988. - 560 с.

8. Гехер, К. Теория чувствительности и допусков электронных цепей. Будапешт, 1971. Пер. с англ. Под ред. Ю.Л. Хотунцева. М., Сов.радио, 1973, 200 с.: ил.

9. Гмурман, В. Е. Теория вероятностей и математическая статистика. Учеб.пособие для втузов. Изд. 5-е, перераб. и доп. М., Высшая школа, 1977. -479 с.

10. Гоноровский, И. С. Радиотехнические цепи и сигналы. Учебник для вузов. Изд. 3-е, перераб. и доп. М., Сов радио, 1977. - 608 с.

11. ГОСТ 20911-89. Техническая диагностика. Основные термины и определения.

12. ГОСТ 26656-85. Техническая диагностика. Контролепригодность. Общие требования.

13. Готра, З. Ю. Контроль качества и надежность микросхем [Текст] / З.Ю. Готра, И. М. Николаев. - М.: Радио и связь, 1989. - 168 с.

14. Гуляев, В. А. Автоматизация наладки и диагностирования микро УВК [Текст] / В. А. Гуляев, В. И. Кудряшов. - М.: Энергоатомиздат, 1992. - 256 с. -ISBN 5-283-01526-2.

15. Ефимов, И. Е. Микроэлектроника: проектирование, виды микросхем, функциональная микроэлектроника: Учеб.пособие для приборостроит. спец. вузов. - 2-е изд., перераб. и доп. [Текст] / И.Е. Ефимов, И.Я. Козырь, Ю.И. Горбунов. - М.: Высшая школа, 1987. - 416 с.: ил.

16. Калахан, Д. Машинные методы расчета электронных машин. Пер с англ. Под ред. С.И. Сирвидаса. М.: Мир, 1970. - 344 с.: ил.

17. Канжелев С. Ю., Шалыто А. А. Автоматическая генерация автоматного кода // С. Ю. Канжелев, А. А. Шалыто / Информационно управляющие системы. - 2006. - № 6. - С. 35-42.

18. Киносита, К. Логическое проектирование СБИС [Текст] / К. Киносита, К. Асада, О. Карацу. - М. : Мир, 1988. - 309 с. - ISBN 5-03-000393-3.

19. Колмогоров, А. Н. Представление непрерывных функций многих переменных суперпозицией функций одной переменной и сложением // ДАН, 1958, № 5, С. 953-956.

20. Ланцов, В. Н. Современные подходы к проектированию и тестированию интегральных микросхем : монография / В. Н. Ланцов, С. Г. Мосин; Вла-дим. гос. ун-т. - Владимир : Изд-во Владим. гос. ун-та, 2010. - 285 с. -ISBN 978-5-9984-0120-6.

21. Мосин, С. Г. Подсистема САПР тестопригодного проектирования аналоговых схем // Изв. вузов. Электроника. - 2002. - № 3. - С. 67-73. -ISSN 1561-5405.

22. Мосин, С. Г. Маршрут проектирования цифровых ЗИС в САПР Mentor Graphics [Текст] / С. Г. Мосин, В. С. Кухарук, С. В. Федоров // Проектирование и технология электроннык средств. - 2006. - № 1. - С. 9-12. - ISSN 2071-9809.

23. Мосин, С. Г. Анализ методов тестопригодного проектирования аналоговых и смешанных ИС // Изв. вузов. Электроника. - 2007. - № 1. - С. 59-64. -ISSN 1561-5405.

24. Мосин, С. Г. Анализ методов встроенного самотестирования аналоговых и смешанный интегральных схем // Изв. вузов. Электроника. - 2007. -№ 2. - С. 85-90. - ISSN 1561-5405.

25. Мосин, С. Г. Структурные решения тестопригодного проектирования заказных интегральных схем // Информационные технологии. - 2008. № 11. -С. 2-10. - ISSN 1684-6400.

26. Мосин, С. Г. Современные тенденции и технологии проектирования интегральнык схем // Информационные технологии. - 2009. № 1. - С. 28-33. -ISSN 1684-6400.

27. Мосин, С. Г. Алгоритм размещения кристаллов интегральнык схем на кремниевой пластине // Вестник Нижегородского университета им. Н. И. Лобачевского. Серия Математическое моделирование и оптимальное управление. - 2010. № 1. - С. 190-195. - ISSN 1993-1778.

28. Мосин, С. Г. Модель выбора оптимальной тестовой стратегии и условий тестирования ИС в процессе производства // Приборы и системы. Управление, контроль, диагностика. - 2010. № 1. - С. 8-12. - ISSN 2073-0004.

29. Мосин, С. Г. Маршрут тестопригодного проектирования электронныгс устройств в САПР компании Mentor Graphics // Программные продукты и системы. - 2010. № 1. - С. 65-68. - ISSN 0236-235Х.

30. Мосин, С. Г. Маршрут тестопригодного проектирования заказных интегральных схем // Проектирование и технология электронных средств. -2010. - № 4. - С. 39-44. - ISSN 2071-9809.

31. Мосин, С. Г. Исследование модели выбора оптимальной тестовой стратегии для смешанных интегральных схем // Вестник компьютерный и информационных технологий. - 2011. - № 6. - С. 24-28. - ISSN 1810-7206.

32. Мосин, С. Г. Методика тестопригодного проектирования аналого-цифровык схем // Известия высших учебных заведений. Приборостроение. -

2012. - Т. 55. № 5. - С. 19-23. - ISSN 0021-3454.

33. Мосин, С. Г. Подход к выбору метода тестирования смешанных интегральных схем на основе стоимостной модели // Управление большими системами. Выпуск 41. М.: ИПУ РАН. - 2013. - С. 344-356. - ISSN 1819-2440.

34. Мосин, С. Г. Тестирование аналоговых схем с использованием нейросетевого сигнатурного анализатора // Вестник информационных и компьютерных технологий. - 2012. № 10. - С. 3-8. - ISSN 1810-7206.

35. Мосин, С. Г. О генерации диагностических тестов на основе таблиц трассировок [Текст] / С. Г. Мосин, А. А. Кряжев // Вестник Новосибирского государственного университета. Серия: Информационные технологии. - 2012. Том 10. Выпуск 4. - С. 57-62. - ISSN 1818-7900.

36. Мосин, С. Г. Методы и средства автоматизации тестопригодного проектирования смешанных интегральных схем: дис. ... д-ра техн. Наук: 05.13.12/Мосин Сергей Геннадьевич. - Владимир, 2013. - 392 с.

37. Мосин, С. Г. Структурное решение встроенного самотестирования аналоговых и смешанных ИС на основе реконфигурирования // Промышленные АСУ и контроллеры. - 2013. № 3. - С. 30-34. - ISSN 1561-1531.

38. Мосин, С. Г. Методика автоматизации тестопригодного проектирования аналоговых ИС по технологии OBIST // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ.ред. академика РАН А.Л. Стемпковского. М.: ИППМРАН. - 2014. - Часть I. - C. 95-100.

39. Мосин, С. Г. Метод формирования тестовых программ в виде сети конечных автоматов для проведения тестирования аналого-цифровых интегральных схем [Текст] / С. Г. Мосин // Динамика сложных систем. - 2015. - Т. 9. -№ 3. - С. 29-35. - ISSN 1999-7493.

40. Мосин, С. Г. Метод синтеза тестовых программ для аналого-цифровых интегральных схем с применением сети автоматов // Проблемы разработки перспективных микро- и наноэлектронных систем - 2016. Сборник трудов / под общ.ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть II. С. 32-36.

41. Мосин, С. Г. Метод снижения размерности обучающих наборов при построении нейроморфного справочника неисправностей для аналоговых ин-

тегральнык схем [Текст] / С. Г. Мосин // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2018. - № 2. - С. 59-63.

42. Мосин, С. Г. О построении нейроморфнык справочников неисправностей для аналоговых интегральных схем [Text] / С.Г. Мосин // Микроэлектроника, 2019, том 48, № 5, С. 363-370.

43. Мосин, С.Г. Оптимизация построения нейроморфного справочника неисправностей для тестирования и диагностики аналоговых интегральных схем / С.Г. Мосин // Вестник томского государственного университета. Управление, вычислительная техника и информатика. - 2019. - №48. - С. 103-111.

44. Мосин, С. Г. Подсистема расчета тестопригодности аналоговый схем. - Свидетельство о государственной регистрации программы для ЭВМ № 2012610219 - М.: Роспатент, 2012.

45. Мосин, С. Г. Система схемотехнического проектирования аналоговых схем. - Свидетельство о государственной регистрации программы для ЭВМ № 2012610220 - М.: Роспатент, 2012.

46. Мосин, С. Г. Система выбора оптимальной тестовой стратегии и условий тестирования интегральных схем. - Свидетельство о государственной регистрации программы для ЭВМ № 2012661333 - М.: Роспатент, 2012.

47. Мосин, С. Г. Развитие математического и программного обеспечения подсистемы тестирования для САПР аналоговых и смешанных интегральных схем [Текст] : Диссертация на соискание ученой степени канд. техн. наук: 05.13.12. - Владимир, 2000. - 157 с.

48. Мосин, С. Г. Подходы тестопригодного проектирования аналоговых интегральных схем // Радиоэлектроника и информатика. - 2003. - №1. С. 49-59. -ISSN 1563-0064.

49. Мосин, С. Г. Выбор метода тестирования смешанных интегральныгс схем на основе экономической модели // Вестник Костромского государственного университета им. Н.А. Некрасова. - 2008. Том 14. № 2. - С. 29-32.

50. Мосин, С. Г. Использование технологических библиотек в САПР компании Mentor Graphics при проектировании заказных ИС [Текст] / С. Г. Мосин, В. С. Кухарук // Труды ВлГУ. - 2006. - № 1. - С. 81-85. - ISBN 5-89368-709-4.

51. Мосин, С. Г. Разработка подсистем САПР РЭА в среде MATLAB //

Проектирование научных и инженерных приложений в среде MATLAB: Тексты докладов Всероссийской научной конференции. - Москва: ИПУ РАН, 2002. - С. 270-275.

52. Мосин, С. Г. Метод включающего выбора тестовых узлов в аналоговых схемах // Новые методологии проектирования изделий микроэлектроники: Материалы Международной научно-технической Web-конференции. - Владимир: ВлГУ, 2002. С. 55-58.

53. Мосин, С. Г. Тестопригодное проектирование электронных устройств // Новые методологии проектирования изделий микроэлектроники: Материалы 2-ой Международной научно-технической Web-конференции. -Владимир: ВлГУ, 2003. - С. 134-136.

54. Мосин, С. Г. Обучающая подсистема САПР тестопригодного проектирования аналоговых схем // Проектирование научных и инженерных приложений в среде MATLAB: Труды Всероссийской научной конференции. - Москва: ИПУ РАН, 2004. - С. 245-261.

55. Мосин, С. Г. Тестирование аналоговых схем на основе нейронных сетей и вейвлет-преобразования // Новые методологии проектирования изделий микроэлектроники: Материалы 3-й Международной научно-технической Web-конференции. - Владимир: ВлГУ, 2004. - С. 199-204.

56. Мосин, С. Г. Функциональное тестирование аналоговых схем: анализ выходных откликов // Перспективные технологии в средствах передачи информации - ПТСПИ'2005: Материалы 6-й Международной научно-технической конференции. - Владимир: РОСТ, 2005. - С. 307-309.

57. Мосин, С. Г. Функциональное тестирование аналоговых схем: выбор контролируемых параметров // Перспективные технологии в средствах передачи информации - ПТСПИ'2005: Материалы 6-й Международной научно-технической конференции. - Владимир: РОСТ, 2005. - С. 319-320.

58. Мосин, С. Г. Нейросетевой сигнатурный анализатор откликов аналоговых схем //Электронная техника: Межвузовский сборник научных трудов / Под редакцией Д. В. Андреева. Ульяновск: УлГТУ, 2005. - С. 81-88. - ISBN 589146-726-7.

59. Мосин, С. Г. Тестопригодное проектирование ИС и электронных устройств [Текст] : учеб.пособие / С. Г. Мосин - Владимир : Изд-во Владим.

гос. ун-та, 2009. - 228 с. - ISBN 978-5-89368-927-3.

60. Мосин, С. Г. Подход к тестированию аналоговых и смешанных ИС на основе реконфигурирования // Физика и радиоэлектроника в медицине и экологии (ФРЭМЭ'2010). Труды 9-й международной научн.-техн. конференции с элем.научн. молодежной школы. - Владимир, 29 июня-2 июля, 2010. - С. 349352. - ISBN 978-5-904875-03-9.

61. Мосин, С. Г. Реализация внутрисхемного тестирования интегральных схем на основе реконфигурирования // Материалы международной научно-технической конференции «Актуальные проблемы электронного приборостроения (АПЭП-2010)», Саратов, 22-23 сентября, 2010. - С. 379-382. - ISBN 978-59999-0531-4.

62. Неразрушающий контроль элементов и узлов радиоэлектронной аппаратуры. / Б.Е. Бердичевский, Л.Г. Дубицкий, Г.М. Сушинцев, А.П. Агеев; Под ред. Б.Е. Бердичевского. М.: Сов.радио, 1976. - 296 с.

63. Открытые материалы сайта компании Cadence / Электронный ресурс. - URL: www.cadence.com (дата обращения: 10.08.2021).

64. Открытые материалы сайта компании Siemens / Электронный ресурс. - URL: https://eda.sw.siemens.com (дата обращения: 10.08.2021).

65. Открытые материалы сайта компании Synopsys / Электронный ресурс. - URL: www.synopsys.com (дата обращения: 10.08.2021).

66. Справочник по математике (для научных работников и инженеров). Г. Корн, Т. Корн. - М.: Наука, 1978. - 832 с.: ил.

67. Трофимов, М. А. Взаимное преобразование описаний функциональных блоков и их реализации на VHDL-AMS [Текст] / М. А. Трофимов, С. Г. Мосин // Актуальные проблемы электронного приборостроения: материалы международной НТК. Саратов: СГТУ, 2002. - С. 263-266. - ISBN 5-74331065-3.

68. Хайкин, С. Нейронные сети: полный курс. - М.: ИД «Вильямс», 2006. - 1104 с.

69. Чуа, Л. О. Машинный анализ электронных схем [Текст] / Л. О. Чуа, Пен-Мин-Лин. - М.: Энергия, 1981. - 638 с.

70. Яковлев, А. Н. Основы вейвлет-преобразования сигналов: Учебное пособие. - М.: Сайнс-Пресс, 2003. - 80 с.

71. Arabi, K. Oscillation Built-In Self Test (OBIST) Scheme for Functional and Structural Testing of Analog and Mixed-Signal Integrated Circuits [Text] / K. Arabi,

B. Kaminska // In Proc. IEEE International Test Conference, 1997, P. 786-795.

72. Arabi, K. Testing Analog and Mixed-Signal Integrated Circuits Using Oscillation-Test Method [Text] / K. Arabi, B. Kaminska // IEEE Trans. Computer-Aided Design of Int. Circuits and Systems. -1997. - Vol. 16. No. 7. - P. 745-753.

73. Assaf, M. H., Fathi M. Built-In Hardware for Analog Circuitry Testing [Text] / M. H. Assaf, M. Fathi // Proc. IEEE Electronics, Robotics and Automotive Mechanics Conference, 2008, P. 14-19.

74. Bandler, J. W. Fault Diagnosis of Analog Circuits [Text] / J. W. Bandler, A. E. Salama // Proc of the IEEE. - 1985. - Vol. 73. No. 8. - P. 1279-1325.

75. Bednar, T. R., Buffet P. H., Darden R. J., et al. Issues and Strategies for the Physical Design of System-on-a-chip ASICs [Text] / T. R. Bednar, P. H. Buffet, R. J. Darden, et al. // IBM Journal on Research and Development. - 2002. - Vol. 46. No. 6. - P. 661-674.

76. Bennetts, R. G. Design of Testable Logic Circuits. - Addison-Wesley, 1984. - ISBN 0-201-14403-4.

77. Catalano, J. L. Exploring the Ability of Oscillation Based Test for Testing Continuous - Time Ladder Filters [Text] / J. L. Catalano, G. Peretti, E. Romero,

C. Marques // Proceedings of the 7th International Symposium on Quality Electronic Design (ISQED'06), 2006, P. 543-548.

78. Chao, C.-Y. Optimal Testing of VLSI Analog Circuits [Text] / C.-Y. Chao, H.-J. Lin, L. Milor // IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. - 1997. - Vol. 16. No. 1. - P. 58-76

79. Chien, C.-F. An iterative cutting procedure for determining the optimal wafer exposure pattern [Text] / C.-F. Chien, S. Hsu, C. Chen // IEEE Trans. on Semiconductor Manufacturing. - 1999. - Vol. 12. No. 3. - P. 375-377.

80. Chien, C.-F. A cutting algorithm for optimizing the wafer exposure pattern [Text] / C.-F. Chien, S.-C. Hsu, J.-F. Deng // IEEE Trans. on Semiconductor Manufacturing. - 2001. - Vol. 14. No. 2. - P. 157-162.

81. Cunningham, J. The use and evaluation of yield models in integrated circuit manufacturing // IEEE Trans. on Semiconductor Manufacturing. - 1990. - Vol. 3. No. 2. - P. 60-71.

82. Demidenko, S. BIST Module for Mixed-Signal Circuits [Text] / S. Demidenko, V. Piuri, V. Yarmolik, A. Shmidman // In Proc. Intern. Symposium on Defect and Fault Tolerance in VLSI Systems, 1998, P. 349-54.

83. Devarayanadurn, G. Test Set Selection for Structural Faults in Analog IC's [Text] / G. Devarayanadurn, M. Soma, P. Goteti, S.D. Huynh // IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. - 1999. - Vol. 18. No. 7. - P. 1026-1039

84. Doerre, G. W. The IBM ASIC/SoC methodology - A Recipe for first-time success [Text] / G. W. Doerre, D. E. Lackey // IBM Journal on Research and Development. - 2002. - No. 6. - Vol. 46. - P. 649-660. - ISSN 0018-8646.

85. Eichelberer, E. A Logic Design Structure for LSI Testability [Text] / E. Eichelberer, T. Williams // ACM/IEEE Design Automation Conf.: Conference Proceedings. - 1977. - P. 462-468.

86. Ferris-Prabhu, A. V. An algebraic expression to count the number of chips on a wafer // IEEE Circuits Devices Magazine. - 1989. - Vol. 5. - P. 37-39.

87. Foster, H. 2020 Wilson Research Group functional verification study: IC/ASIC functional verification trend report, 2020. - URL: https://resources.sw.siemens.com/en-US/white-paper-2020-wilson-research-group-functional-verification-study-ic-asic-f^cntional-verification-trend-report (дата обращения: 10.08.2021).

88. Grochowski, A. Integrated Circuit Testing for Quality Assurance in Manufacturing: History, Current Status and Future Trends [Text] / A. Grochowski, D. Bhattacharya, T.R. Vishwanathan, K. Laker // IEEE Trans. on Circuits and Systems II: Analog and Digital Signal Processing. - 1997. - Vol. 44. No. 8. - P. 610-633.

89. Hoffmann, C. A New Design Flow and Testability Measure for the Generation of a Structural Test and BIST for Analog and Mixed-Signal Circuits // Proc. Design, Automation and Test in Europe Conference, 2003, P. 197- 204.

90. Huang, K. Diagnosis of clustered faults and wafer testing [Text] / K. Huang, V.K. Agarwal, K. Thulasiraman // IEEE Trans. on Computer Aided Design, 1998. -Vol. 17. No. 2. - P. 136-148.

91. Huyngh, S.D. Automatic Analog Test Signal Generation Using Multifre-quency Analysis [Text] / S. D. Huyngh, S. Kim, M. Soma // IEEE Trans. on Circuit and Systems-II: Analog and Digital Signal Processing. - 1999. - Vol. 46. No. 5. -

P. 565-576.

92. IEEE Std 1149.1-1990, Test Access Port and Boundary-Scan Architecture, IEEE, USA, 1995.

93. IEEE Std 1149.4-1999, Standard for a Mixed Signal Test Bus, IEEE, USA, 2000.

94. Imai, Y. Shot map preparing method // Published patent application, 09027445, 1997.

95. IC-Insights, April Update to The McCLEAN Report 2020 Edition, April, 2020. - URL: https://www.icinsights.com/services/mcclean-report/report-contents/#13 (Дата обращения: 10.08.2021)

96. The International Technology Roadmap for Semiconductors. Design // ITRS, 2011. - 48 p.

97. The International Technology Roadmap for Semiconductors. Test and Test Equipment // ITRS, 2011. - 62 p.

98. International Technology Roadmap for Semiconductors: Yield Enhancement. ITRS, 2011, 22 p.

99. Jones, H. Semiconductor Industry from 2015 to 2025, International Business Strategies (IBS), 2015. - URL: https://www.semi.org/en/semiconductor-industry-2015-2025. (дата обращения: 10.08.2021).

100. Kaminska, B. Analog and Mixed-Signal Benchmark Circuits - First Release [Text] / B. Kaminska, K. Arabi, I. Bell, P. Goteti, J. Huertas, B. Kim, A Rueda, M. Soma // In Proc. of the International Test Conf., 1997.

101. Kao, W. Automatic Test Program Generation for mixed-signal ICs via Design to Test Link [Text] / W. Kao, J.Q. Xia, T. Boydson // In Proc. IEEE International Test Conference, 1992, P. 860-865.

102. Kiely, P. Reducing costs with wafer-level test and burn-in / P. Kiely // Solid State Technology. - 2002. - Vol. 45. № 6. - P. 97.

103. Khaled, S. Frequency-based BIST for analog circuit testing [Text] / S. Khaled, B. Kaminska, B. Courtois, M. Lubaszewski // In Proc. IEEE VLSI Test Symp., 1995, P. 54-59.

104. Kim, V. ASIC Yield Estimation at Early Design Cycle [Text] / V. Kim, M.Tegethoff, T.Chen // Proc. of IEEE International Test Conference (ITC'96), 1996, P. 590-594.

105. Lechner, A. A Design for Testability Study on a High Performance Automatic Gain Control Circuit [Text] / A. Lechner, A. Richardson, B. Hermes, M. Ohlets // In Proc. IEEE VLSI Test Symposium, Monterey, 1998, P. 376-385.

106. MacQueen, J. Some methods for classification and analysis of multivariate observations / J. MacQueen // Proceedings of the Fifth Berkeley Symposium on Mathematical Statistics and Probability. - 1967. - Vol. 1. - P. 281-297.

107. Michel, P. The Synthesis Approach to Digital Systems Design [Text] / P. Michel, U. Lauther, P. Duzy. - Norwell : Kluwer Academic, 1992. - ISBN: 0792391993.

108. Milor, L. S. A Tutorial Introduction to Research on Analog and Mixed-Signal Circuit Testing // IEEE Trans on Circuits and Systems II: Analog and Digital Signal Processing. - 1998. - Vol. 45. No 10. - P.1389-1407.

109. Moore, G. E. What level of LSI is best for you? // Electronics. - 1970. -Vol. 43, February. - P. 126-130.

110. Mosin, S. A New Opportunity of Using Sensitivity Function for Functional Testing [Text] / S. Mosin, V. Lantsov // 2nd Electronic Circuits and Systems Conference (ECS'01) : Conference Proceedings. - Slovakia : Bratislava, 2001.

111. Mosin, S. G. Behavioral description of electronic devices and its implementation in VHDL-AMS [Text] / S. G. Mosin, M. A. Trofimov, V. N. Lantsov // 8th Biennial Conf. on Electronics and Microsystems Technology (Baltic Electronics Conf.): Conference Proceedings. - Tallinn : Tallinn Techn. Univ., 2002. - P. 211214. - ISBN 9985-59-292-1.

112. Mosin, S. G. Educational purpose CAD tool for testing and diagnosis of analog circuits: fault simulation [Text] // Proc. of East-West Design and Test Conference. - Crimea, Ukraine, 2003. - P. 87-90.

113. Mosin, S. G. Introduction to analog circuits testing and diagnosis // Автоматизированные системы управления и приборы автоматики. Всеукраинский межведомственный научно-технический сборник. Выпуск 122, Харьков. -2003. - С. 104-119.

114. Mosin, S. G. The CAD Tool for Studying of Approaches to Analog Circuits Testing and Diagnosis // Вестник ТГУ. Приложение. - 2004. - №2 9 (I). - С. 168-173.

115. Mosin, S. G. Educational purpose CAD Tool for Training in the Area of Analogue Circuits Testing and Diagnosis // in Proc. of Conference "Informatics,

Mathematical Modelling and Design in the technics, controlling and education" (IMMD'2004). - Vladimir, 2004. - P. 20-207.

116. Mosin, S. G. The Realization of Algorithmic Description on VHDL-AMS [Text] / S. G. Mosin, M. A. Trofimov // Proceedings of International Conference TCSET'04 : Conference Proceedings. - Slavsko, Ukraine, 2004. - P. 350-353. -ISBN 966-553-380-0.

117. Mosin, S. G. The Tool for Training in the Area of Analogue Circuits Test and Diagnosis // 11th Int. Conf. Mixed Design of Integrated Circuits and Systems : Conference Proceedings. - Szczecin, Poland, 2004. - P. 511-516. - ISBN 83919289-7-7.

118. Mosin, S. G. TeDiAC: the CAD Tool for Studying Approaches to Test and Diagnosis of Analogue Circuits // Proc. of 9th Biennial Conference on Electronics and Microsystems Technology. Baltic Electronic Conference - BEC'2004. October 7-10, Tallinn, Estonia, 2004, pp. 4.

119. Mosin, S. G. Handbook of Testing Electronic Systems. Chapter 6: Analog Test and Diagnosis [Text]. Czech Technical University Publishing House, 2005, P. 302-331. - ISBN 80-01-03318-X.

120. Mosin, S. G. Neural Network-based Signature Classifier for Functional Testing of Analogue Circuits // Proc. of 8th Conference the Experience of Designing and Application of CAD System in Microelectronics - CADSM'05, Lviv - Polyana, Ukraine, 2005. - P. 380-382.

121. Mosin, S. G. Extraction of Essential Characteristics of Analog Circuits' Output Responses Required for Signature Analysis // Proc. of IEEE East-West Design and Test Workshop (EWDTW'2005). - Odessa, Ukraine, 2005. - P. 269-270.

122. Mosin, S. G. Functional Testing of Analog Circuits Using Neural Network-Based Signature Analyser // In Proc. 2nd International Radio Electronic Forum, Volume III: Proc. of International Conference Information Systems and Technologies (ICIST'2005). - Kharkov, Ukraine, 2005. - P. III-236-III-239.

123. Mosin, S. G. A Neural Network-Based Functional Test Analyser for Analogue and Mixed-Signal Circuits // In Proc. of 6th Electronic Circuits and Systems Conference (ECS'05). - Slovakia: Bratislava, 2005. - 4 p

124. Mosin, S. G. An Approach to Analogue Circuits Test Based on Application of Neural Network and Wavelet Decomposition // In Proc. of International Confer-

ence "Electronics'05", Sozopol, Bulgaria, 2005. - 6 p.

125. Mosin, S. G. A Neural Network Approach to Functional Test of Analogue Circuits // Proc. of 12th Int. Conf. Mixed Design of Integrated Circuits and Systems (MIXDES'2005). - Poland: Krakow, 2005. - P. 391-396.

126. Mosin, S. Neural Network-Based Technique for Detecting Catastrophic and Parametric Faults in Analog Circuits // Proc. of IEEE 18th International Conference on System Engineering (ICSEng'2005). - Las Vegas, Nevada, USA, 2005. - P. 224229. - ISBN 0-7695-2359-5.

127. Mosin, S. G. Transient Functional Test of Analogue Circuits [Text] / S. G. Mosin // IEEE 10th European Test Symposium Informal Digest of Papers - ETS'05 : Symposium Proceedings. - Estonia : Tallinn, 2005. - P. 39-44.

128. Mosin, S. Design Flow of Custom Integrated Circuits Using Mentor Graphics CAD Tools [Text] / S. Mosin, V. Kuharuk // International Conference «Electronics'06»: Conference Proceedings. - Sozopol, Bulgaria, 2006. - 6 p. -ISBN 954-438-565-7.

129. Mosin, S. G. Economics Modeling the DFT of Mixed-Signal Circuits // Proc. of IEEE East-West Design and Test Workshop (EWDTW'2006). - Sochi, Russia, 2006. - P. 236-238. - ISBN 966-659-124-3.

130. Mosin, S. G. Selecting the Most Efficient DFT Techniques of Mixed-Signal Circuits Based on Economics Modeling // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2007). - Yerevan, Armenia, 2007. - P. 158-161.

131. Mosin, S. G. The Features of Integrated Technologies Development in Area of ASIC Design // Proc. of 9th Conference the Experience of Designing and Application of CAD System in Microelectronics - CADSM'07, Lviv - Polyana, Ukraine, 2007. - P. 292-295. - ISBN 966-533-587-0.

132. Mosin, S. G. The Model of Selecting Optimal Test Strategy and Conditions of ICs Testing During Manufacturing. Proc. of IEEE East-West Design and Test Symposium (EWDTS'2009). - Moscow, Russia, 2009. - P. 54-58.

133. Mosin, S. A Technique of Optimal Built-In Self-Test Circuitries Generation [Text] / S. Mosin, N. Chebykina// Proc. of IEEE East-West Design and Test Symposium (EWDTS'2010). - St.-Peterburg, Russia, 2010. - P. 145-148. - ISBN 978-14244-9555-9.

134. Mosin, S. Structural solution of reconfiguration based built-in self-test for analog and mixed-signal IC // In Proc. of 12th Biennial Baltic Electronics Conference (BEC'2010). - Tallinn, October, 2010. - P. 141-144. - ISBN 978-1-4244-7357-1.

135. Mosin, S. G. Technique of LFSR Based Test Generator Synthesis for Deterministic and Pseudorandom Testing [Text] / S. G. Mosin, N. V. Chebykina, M. S. Serina // Proc. of 11th Conference the Experience of Designing and Application of CAD System in Microelectronics - CADSM' 11, Polyana-Svalyava, Ukraine, 2011. - P. 128-131. - ISBN 978-1-4577-0042-2.

136. Mosin, S. G. A Built-in Self-Test Circuitry Based on Reconfiguration for Analog and Mixed-Signal IC // Information Technology and Control. - 2011. Vol. 40. No. 3. - P. 260-264. - ISSN 1392 - 124X.

137. Mosin, S. A Subsystem for Automated Synthesis of LFSR-Based Test Generator for Deterministic and Pseudorandom Testing [Text] / S. Mosin, N. Chebykina, M. Serina // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2011). -Sevastopol, Ukraine, 2011. - P. 177-179.

138. Mosin, S. G. Design-for-testability automation of mixed-signal integrated circuits [Text] / S. G. Mosin // IEEE 26th International SOC Conference (SOCC 2013): Proceedings. - Erlangen, Germany, 2013. - P. 244-249.

139. Mosin, S. Methodology to Design-For-Testability Automation for Mixed-Signal Integrated Circuits / S. G. Mosin // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2013). - Rostov-on-Don, Russia, 2013. - P. 178-183.

140. Mosin, S. Test program generation for mixed-signal integrated circuits based on automata network [Text] / S. G. Mosin // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2015). - Batumi, Georgia, 2015. - P. 76-81.

141. Mosin, S. An Approach to Construction the Neuromorphic Classifier for Analog Fault Testing and Diagnosis // Proc. of 4th Mediterranean Conference on Embedded Computing (MECO). -, Budva, Montenegro, 2015. - P. 258-261.

142. Mosin, S. Quality improvement of analog Circuits Fault Diagnosis based on ANN using clusterization as preprocessing [Text] / S. G. Mosin // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2015). - Batumi, Georgia, 2015. -P. 96-99.

143. Mosin, S. A technique of analog circuits testing and diagnosis based on neu-

romorphic classifier / S. Mosin // Advances in Intelligent Systems and Computing. -2016. - Vol. 425. - P. 381-393.

144. Mosin, S. An Approach to Design-for-Testability Automation of Analogue Integrated Circuits Using OBIST Strategy / S. Mosin // Proc. of 5th Mediterranean Conference on Embedded Computing (MECO). - Bar, Montenegro, 2016. - P. 211-214.

145. Mosin, S. Analogue Integrated Circuits Design-for-Testability Flow Oriented onto OBIST Strategy [Text] / S. Mosin // Information Technology and Control. -2018. - Vol. 47. No. 3. - P. 521-531. - ISSN 1392 - 124X.

146. Mosin, S. Automated simulation of faults in analog circuits based on parallel paradigm [Text] / S. G. Mosin // Proc. of IEEE East-West Design and Test Symposium (EWDTS'2017). - Novi Sad, Serbia, 2017. - P. 1-6. - ISBN 978-1-5386-3299-4.

147. Mosin, S. A Technique to Aggregate Classes of Analog Fault Diagnostic Data Based on Association Rule Mining [Text] / R. Dautov, S. Mosin // Proc. of 19th International Symposium on Quality Electronic Design (ISQED). - Santa Clara, CA, USA, 2018. - P. 238-243. - ISBN 978-1-5386-1214-9.

148. Mosin, S. An Approach to Reducing Complexity of Neuromorphic Fault Dictionary Construction for Analogue Integrated Circuits [Text] / S. G. Mosin // Proc. of 28th International Conference Radioelektronika (RADIOELEKTRONIKA). - Prague, Czech Republic, 2018. - P. 1-6. - ISBN 978-1-5386-2485-2.

149. Mosin, S. Entropy-based method of reducing the training set dimension at constructing a neuromorphic fault dictionary for analog and mixed-signal ICs [Text] / S. Mosin // Proc. 2018 7th Mediterranean Conference on Embedded Computing (MECO'2018). - Budva, Montenegro, 2018. - P. 1-4.

150. Mosin, S. Machine Learning and Data Mining Methods in Testing and Diagnostics of Analog and Mixed-Signal Integrated Circuits: Case Study [Text] / S. Mosin // Communications in Computer and Information Science. - 2019. -Vol. 968. - P. 240-255. - ISSN 1865-0929.

151. Mosin, S. G. On the Construction of Neuromorphic Fault Dictionaries for Analog Integrated Circuits [Text] / S. Mosin // Russian Microelectronics. - 2019. -Vol. 48. No. 5. - P. 310-317. - ISSN 1063-7397

152. Mosin, S. An Accuracy Improvement of the Neuromorphic Functional Models by Using the Parallel ANN Architecture [Text] / S. Mosin // Proc. of IEEE

East-West Design & Test Symposium (EWDTS'2020). - Varna, Bulgaria, 2020. -P. 1-6. - DOI: 10.1109/EWDTS50664.2020.9225034

153. Mosin, S. G. An Approach to Synthesis of the Neuromorphic Functional Models for Analog Components and Blocks [Text] / S. Mosin // Lecture Notes in Computational Science and Engineering. - 2021. - Vol. 141. - P. 301-312. - ISSN 1439-7358

154. Mourad, S. Principles of Testing Electronic Systems [Text] / S. Mourad, Y. Zorian. - John Wiley & Sons, Inc, 2000. - 420 p. - ISBN 0-471-31931-7.

155. Murphy, B. T. Cost-size optima of monolithic integrated circuits // Proc. IEEE. - 1964. - Vol. 52. No. 12. - P. 1537-1545.

156. Nagi, N. Signature analysis for analog and mixed-signal test response compaction [Text] / N. Nagi, A. Chatteijee, H. Yoon, J. Abraham // IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. - 1998. - Vol. 17. No. 6. - P. 540-546.

157. Pineda de Gyvez, J. IC defect sensitivity for footprint type spot defects [Text] / J. Pineda de Gyvez // IEEE Trans. on Computer Aided Design. - 1992. -Vol. 11. - P. 638-658. - ISSN: 0278-0070.

158. Pleskacz, W. A. Hierarchical Analysis of Short Defects between Metal Lines in CMOS IC [Text] / W. A. Pleskacz, M. Jenihhin, J. Raik, M. Rakowski, R. Ubar, W. Kuzmicz // 2008 11th EUROMICRO Conference on Digital System Design Architectures, Methods and Tools : Conference Proceedings. - Parma, 2008. -P. 729-734. - ISBN: 978-0-7695-3277-6.

159. Roberts, G. Metrics, Techniques and Recent Developments in Mixed-Signal Testing // Proc. of IEEE/ACM Int. Conference on Computer-Aided Design, San Jose, Nov. 1996, P. 514-521.

160. Roberts, G. W. Improving the Testability of Mixed-Signal Integrated Circuits // In Proc. IEEE Custom Integrated Circuits Conference. Santa Clara, CA, May, 1997, P. 214-221.

161. Sachdev, M. Defect-Oriented Testing for Nano-Metric CMOS VLSI Circuits [Text] : 2nd ed. / M. Sachdev, J. Pineda de Gyvez. - Dordrecht, The Netherlands, 2007. - 328 p. - ISBN 0-387-46546-4.

162. Slamani, M. Analog Circuit Fault Diagnosis Based on Sensitivity Computation and Functional Testing [Text] / M. Slamani, B. Kaminska // IEEE Design and Test of Computers. - 1992. - No. 3. - P. 30-39.

163. Sperling, E. EDA, IP Revenues Soar [Text] / E. Sperling // Semiconductor Engineering, 2021. - URL: https://semiengineering.com/eda-ip-revenues-soar (дата публикации: 13.04. 2021)

164. Stapper, C. H. Modeling of Integrated Circuit Defect Sensitivities [Text] / C. H. Stapper // IBM J. Res. and Develop. - 1983. - Vol. 27. No. 6. - P. 549-557. -ISSN 0018-8646.

165. Toner, M. F. A BIST scheme for an SNR test of sigma-delta ADC [Text] / M. F. Toner, G. W. Roberts // Proc. IEEE ITC, 1993, P. 805-814.

166. Trofimov, M. A. Hardware Description Methods and Its Implementation in VHDL-AMS [Text] / M. A. Trofimov, S. G. Mosin, V. N. Lantsov // Proc. of 9th Int. Conf. Mixed Design of Integrated Circuits and Systems. - Poland: Wroclaw, 2002. -P. 441-445.

167. Trofimov, M. A. Behavioral description of electronic devices and its implementation in VHDL-AMS [Text] / M. A. Trofimov, S. G. Mosin, V. N. Lantsov // Proc. of 8th Biennial Conf. on Electronics and Microsystems Technology. Baltic Electronics Conf. - Tallinn: Tallinn Techn. Univ., 2002. - P. 211-214. - ISBN 998559-292-1.

168. Vlach, J. Computer Methods for Circuit Analysis and Design [Text] / J. Vlach, K. Singhal // VNR Company, NY, 1983.

169. De Vries, D. K. Investigation of gross die per wafer formulas // IEEE Trans. on Semiconductor Manufacturing. - 2005. - Vol. 18. No. 1. - P. 136-139.

170. Wang, L.-T. System-on-Chip Test Architecture: Nanometer Design for Testability [Text] / L.-T. Wang, C.E. Stroud, N.A. Touba. - Morgan Kaufman Publishers, Elsevier, 2008, 856 p.

171. Williams, T.W. Design for Testability - A Survey [Text] / T. W. Williams, K. P. Parker // Proceedings of the IEEE. - 1983. - Vol. 71. No. 12. - P. 98-112.

172. Yang, D. Built-In Self-Test for Automatic Analog Frequency Response Measurement [Text] / D. Yang, F. Dai, C. Stroud // IEEE International Symposium on Circuits and Systems, 2005, P. 2208-2211.

СПИСОК ИЛЛЮСТРАТИВНОГО МАТЕРИАЛА

Рисунок 1.1 - Доля ИС, выпущенных в 2020 году по разным интегральным

технологиям................................................................................................................................26

Рисунок 1.2 - Стоимость реализации ИС по различным технологиям............................27

Рисунок 1.3 - Доля ИС, выпущенных в 2020 году по разным технологиям...................28

Рисунок 1.4 - Оценка сложности реализованных ИС в 2014-2020 гг..............................29

Рисунок 1.5 - Оценка количества встроенных процессоров

в AS/C-проектах 2016-2020 гг..................................................................................................29

Рисунок 1.6 - Потребление аналоговых ИС по приложениям...........................................30

Рисунок 1.7 - Затраты времени на верификацию от общего времени

проектирования..........................................................................................................................31

Рисунок 1.8 - Среднее пиковое количество инженеров, привлекаемых

к выполнению AS/C-проекта....................................................................................................31

Рисунок 1.9 - Соотношение среднего рабочего времени инженера-

проектировщика между проектированием и верификацией..............................................32

Рисунок 1.10 - Рабочее время инженера по верификации по

видам деятельности...................................................................................................................32

Рисунок 1.11 - Оценка соответствия сроков завершения AS/C-проектов исходному плану............................................................................................................................33

Рисунок 1.12 - Оценка количества прототипирований AS/C-проектов

до производства..........................................................................................................................33

Рисунок 1.13 - Причины увеличения числа прототипирований.......................................34

Рисунок 1.14 - Этапы процесса производства и тестирования ИС...................................37

Рисунок 1.15 - Подходы тестопригодного проектирования..............................................42

Рисунок 1.16 - Маршрут проектирования ИС......................................................................47

Рисунок 1.17 - Маршрут тестопригодного проектирования ЗИС.....................................49

Рисунок 1.18 - Маршрут проектирования в Siemens EDA, ориентированный

на жизненный цикл полупроводникового изделия..............................................................51

Рисунок 1.19 - SLS-платформа Tessent от компании Siemens.............................................52

Рисунок 1.20 - Моделирование неисправностей в Tessent DefectSim™...........................54

Рисунок 1.21 - Маршрут проектирования цифровых ИС в САПР Cadence....................55

Рисунок 1.22 - Место Cadence® Modus DFT Software Solution в маршруте

проектирования цифровых ИС в САПР Cadence.................................................................56

Рисунок 1.23 - Структура платформы управления жизненным циклом

полупроводника от компании Synopsys - SLM Platform......................................................59

Рисунок 1.24 - Компоненты SLM-платформы......................................................................60

Рисунок 1.25 - Инструменты семейства продуктов TestMAX............................................61

Рисунок 1.26 - Инструменты семейства продуктов PrimeSim...........................................65

Рисунок 1.27 - Функциональные возможности PrimeSim Custom Fault..........................66

Рисунок 1.28 - Составные части подсистемы САПР тестопригодного

проектирования аналого-цифровых ИС.................................................................................70

Рисунок 2.1 - Методология тестопригодного проектирования

аналого-цифровых ИС...............................................................................................................74

Рисунок 2.2 - Функциональная модель процесса тестопригодного

проектирования аналоговых подсхем аналого-цифровых ИС...........................................75

Рисунок 2.3 - Диаграмма функциональной декомпозиции первого уровня...................77

Рисунок 2.4 - Диаграмма функциональной декомпозиции процесса

«Моделирование»......................................................................................................................78

Рисунок 2.5 - Классификация производственных дефектов ИС.......................................81

Рисунок 2.6 - Виды дефектов..................................................................................................82

Рисунок 2.7 - Дефекты, обусловленные электромиграцией..............................................83

Рисунок 2.8 - Классификация неисправностей....................................................................84

Рисунок 2.9 - Модели физических дефектов........................................................................86

Рисунок 2.10 - Дефект литографического процесса на пластине кристалла ИС...............87

Рисунок 2.11 - Дефекты малого размера...............................................................................89

Рисунок 2.12 - Дефекты обрыва цепи....................................................................................90

Рисунок 2.13 - График зависимости площади критической области

от размера дефекта.....................................................................................................................91

Рисунок 2.14 - Дефекты короткого замыкания....................................................................91

Рисунок 2.15 - Зависимость площади критической области от размера

дефекта короткого замыкания (х1 < Х2 < Х3)...........................................................................92

Рисунок 2.16 - Нормализованная функция распределения дефектов

при различных значениях коэффициента n...........................................................................93

Рисунок 2.17 - Построение критической области для N проводящих путей..................94

Рисунок 2.18 - Логические неисправности: константная единица (а),

константный нуль (б).................................................................................................................96

Рисунок 2.19 - Логические неисправности: перемычка (а),

перемычка с обратной связью (б)............................................................................................98

Рисунок 2.20 - Влияние перемычки на изменение поведения схемы..............................99

Рисунок 2.21 - Логический элемент 3ИЛИ-НЕ: условное обозначение (а),

таблица неисправностей (б), классы неисправностей (в)..................................................100

Рисунок 2.22 - Логический элемент 2И-НЕ: условное обозначение (а), КМОП-схема с дефектами обрыва цепи (б), таблица истинности исправного

элемента (в)................................................................................................................................102

Рисунок 2.23 - КМОП-схема логического элемента 2И-НЕ с дефектами

короткого замыкания...............................................................................................................103

Рисунок 2.24 - Внешнее КЗ двух логических элементов..................................................104

Рисунок 2.25 - Дефекты в КМОП-схеме, описываемые неисправностями

устойчивого обрыва.................................................................................................................107

Рисунок 2.26 - Классификация неисправностей аналоговых схем.................................108

Рисунок 2.27 - Модель параметрической неисправности................................................109

Рисунок 2.28 - Короткое замыкание в аналоговой схеме.................................................110

Рисунок 2.29 - Модели неисправностей на топологическом уровне.............................111

Рисунок 2.30 - Обрыв в аналоговой схеме..........................................................................112

Рисунок 2.31 - Архитектура параллельной вычислительной системы..........................113

Рисунок 2.32 - Маршрут автоматизации моделирования неисправностей

согласно парадигме параллелизма........................................................................................114

Рисунок 2.33. Машина конечных состояний.......................................................................115

Рисунок 2.34. Сценарии взаимодействия.............................................................................116

Рисунок 2.35 - Тестирование внутренних подсхем...........................................................120

Рисунок 2.36 - Схема ^-триггера........................................................................................122

Рисунок 2.37 - Активизация пути распространения неисправности..............................124

Рисунок 2.38 - Активизированный путь через два устройства.......................................126

Рисунок 2.39 - Ветвление пути распространения информации......................................128

Рисунок 2.40 - Сходящиеся пути распространения информации...................................129

Рисунок 2.41 - Аналоговая схема..........................................................................................132

Рисунок 2.42 - Пассивный компонент.................................................................................133

Рисунок 2.43 - МОП-транзистор: а) условное обозначение; б) упрощенная

эквивалентная схема; в) графовая модель............................................................................134

Рисунок 2.44 - МОП-транзистор: а) полная эквивалентная схема; б) графовая

модель.........................................................................................................................................135

Рисунок 2.45 - Фрагмент аналоговой схемы: а) со сходящимися

соединениями; б) с расходящимися соединениями...........................................................137

Рисунок 2.46 - Блок-схема алгоритма вычисления тестопригодности

аналоговых схем.......................................................................................................................138

Рисунок 2.47 - График функции тестопригодности от частоты входного

сигнала.......................................................................................................................................139

Рисунок 2.48 - Диаграмма функциональной декомпозиции процесса

«Формирование тестов»..........................................................................................................140

Рисунок 2.49 - Структура параметрической таблицы для хранения эталонных значений выходных характеристик тестируемой

аналоговой схемы.....................................................................................................................153

Рисунок 2.50 - Диаграмма функциональной декомпозиции процесса

«Формирование тестирующих подсхем»............................................................................156

Рисунок 2.51 - Диаграмма функциональной декомпозиции процесса

«Принятие решения»...............................................................................................................157

Рисунок 2.52 - Структура разработанных программных модулей подсистемы

тестопригодного проектирования САПР аналого-цифровых ИС...................................161

Рисунок 3.1 - Модель описания процесса тестирования в виде сети.............................165

Рисунок 3.2 - Матрица использования узлов во время тестирования............................167

Рисунок 3.3 - Аналого-цифровая схема...............................................................................169

Рисунок 3.4 - Конечный автомат процесса тестирования................................................171

Рисунок 3.5 - Сеть автоматов процесса совместного тестирования

аналоговой и цифровой подсхем...........................................................................................173

Рисунок 4.1 - Структурная схема генератора.....................................................................177

Рисунок 4.2 - Схема ЛС-фильтра второго порядка............................................................180

Рисунок 4.3 - Схема ЛС-фильтра второго порядка

с тестирующей подсхемой.............................................................................................182

Рисунок 4.4 - Схема полосового фильтра Саллена-Ки.....................................................184

Рисунок 4.5 - Диаграмма Найквиста передаточной функции фильтра

с номинальными параметрами...............................................................................................184

Рисунок 4.6 - Схема полосового фильтра Саллена-Ки

с тестирующей подсхемой......................................................................................................186

Рисунок 4.7 - Диаграмма Найквиста передаточной функции

реконфигурированной схемы фильтра.................................................................................186

Рисунок 4.8 - Временные диаграммы моделирования работы фильтра........................187

Рисунок 4.9 - Схема дифференциатора на операционном усилителе............................188

Рисунок 4.10 - ЛАЧХ и ФЧХ дифференциатора на операционном усилителе............189

Рисунок 4.11 - Временные диаграммы моделирования работы

дифференциатора.....................................................................................................................190

Рисунок 4.12 - График переходного процесса автогенератора.......................................193

Рисунок 4.13 - Выходной сигнал активного фильтра в режиме тестирования.............199

Рисунок 4.14 - Результаты статистических испытаний методом Монте-Карло

для диапазона отклонений частоты .....................................................................................200

Рисунок 4.15 - Структурная схема цифрового периодомера...........................................202

Рисунок 4.16 - Временные диаграммы работы периодомера..........................................203

Рисунок 4.17 - Схема цифрового оконного компаратора.................................................205

Рисунок 4.18 - Функциональная схема регистра-счетчика..............................................206

Рисунок 4.19 - Функциональная схема устройства управления......................................207

Рисунок 4.20 - Гистограмма частот автоколебаний исправной схемы фильтра..........211

Рисунок 5.1 - Искусственная нейронная сеть.....................................................................215

Рисунок 5.2 - Искусственный нейрон..................................................................................216

Рисунок 5.3 - Передаточные функции.................................................................................217

Рисунок 5.4 - Механизм формирования нейросетевого СН............................................219

Рисунок 5.5 - Способ реализации нейросетевого

справочника неисправностей ............................................................................................... 224

Рисунок 5.6 - Характеристики полосового фильтра Саллена-Ки...................................229

Рисунок 5.7 - Поверхность значений коэффициентов чувствительности

амплитуды напряжения в выходных узлах 2 (а) и 4 (б)....................................................230

Рисунок 5.8 - Поверхность значений коэффициентов чувствительности амплитуды напряжения в выходных узлах на частоте входного

сигнала 72 Гц.............................................................................................................................231

Рисунок 5.9 - Временные диаграммы входного сигнала и выходных

откликов в тестовых узлах схемы полосового фильтра....................................................232

Рисунок 5.10 - Структура нейронной сети для тестирования фильтра..........................232

Рисунок 5.11 - Выходные отклики схемы фильтра с катастрофическими

неисправностями......................................................................................................................234

Рисунок 5.12 - Выходные отклики схемы фильтра с параметрическими

неисправностями......................................................................................................................235

Рисунок 5.13 - График выходных откликов в тестовых узлах исправной схемы и неисправных состояний, используемых при обучении НС,

для которых выявлена ошибка обучения СН......................................................................238

Рисунок 5.14 - График выходных откликов в тестовых узлах исправной схемы и неисправных состояний, используемых при тестировании НС,

для которых выявлена ошибка второго рода......................................................................239

Рисунок 5.15 - Структура нейронной сети для диагностики неисправностей

фильтра Саллена-Ки................................................................................................................242

Рисунок 5.16 - Гистограмма частот автоколебаний для обучающих наборов.............245

Рисунок 5.17 - Структура предлагаемой НС для реализации справочника

неисправностей.........................................................................................................................246

Рисунок 5.18 - Гистограмма частот автоколебаний для обучающих наборов, соответствующих исправной схеме, по результатам обучения: признана

неисправной (а), признана исправной (б).................................................................................247

Рисунок 5.19 - Гистограмма частот автоколебаний для обучающих наборов, соответствующих неисправной схеме, по результатам обучения: признана

исправной (а), признана неисправной (б)............................................................................248

Рисунок 5.20 - Гистограмм частот автоколебаний: исправной схемы (а), схемы с катастрофическими неисправностями (б)

и параметрическими неисправностями (в)..........................................................................249

Рисунок 5.21 - Гистограмма частот автоколебаний в результате тестирования

исправной схемы: признана неисправной (а), признана исправной (б).........................250

Рисунок 5.22 - Гистограмма частот автоколебаний в результате тестирования схемы с катастрафическими неисправностями: признана исправной (а),

признана неисправной (б).......................................................................................................251

Рисунок 5.23 - Гистограмма частот автоколебаний в результате тестирования схемы с параметрическими неисправностями: признана исправной (а),

признана неисправной (б).......................................................................................................251

Рисунок 6.1 - Структура и состав библиотеки тестирующих компонентов

и подсхем...................................................................................................................................263

Рисунок 6.2 - Функциональная схема аналогового мультиплексора AMUX 2:1..........267

Рисунок 6.3 - Функциональная схема электронного ключа.............................................268

Рисунок 6.4 - Функциональная схема инвертора...............................................................268

Рисунок 6.5 - Временные диаграммы функционирования аналогового

мультиплексора AMUX 2:1.....................................................................................................269

Рисунок 6.6 - Временные диаграммы функционирования аналогового мультиплексора AMUX2:1: а) сигнал set с ровными фронтами; б) сигнал set

с гладкими фронтами...............................................................................................................269

Рисунок 6.7 - Функциональная схема аналогового мультиплексора AMUX4:1..........270

Рисунок 6.8 - Временные диаграммы для тестирования AMUX4:1...............................271

Рисунок 6.9 - Временные диаграммы функционирования библиотечного

компонента периодомер (нормальный режим)..................................................................272

Рисунок 6.10 - Временные диаграммы функционирования библиотечного

компонента периодомер (режим превышения периода входного сигнала).......................272

Рисунок 6.11 - Временные диаграммы функционирования библиотечного

компонента периодомер (режим отсутствия входного сигнала)..................................272

Рисунок 6.12 - Временные диаграммы функционирования библиотечного

компонента оконный компаратор.........................................................................................274

Рисунок 6.13 - Структурная схема компонента периодомера с функцией

анализа полученного кода на основе оконного компаратора ........................................... 275

Рисунок 6.14 - Временные диаграммы функционирования библиотечного компонента периодомера с функцией анализа полученного кода на основе

оконного компаратора (режим FAILED).............................................................................275

Рисунок 6.15 - Временные диаграммы функционирования библиотечного компонента периодомера с функцией анализа полученного кода на основе

оконного компаратора (режим PASS)..................................................................................276

Рисунок 6.16 - Интегральная схема: без механизма управляемости и наблюдаемости внутреннего узла (а); с механизмом управляемости

и наблюдаемости (б)................................................................................................................277

Рисунок 6.17 - Цифровой мультиплексор (MUX 2:1)........................................................278

Рисунок 6.18 - Временные диаграммы функционирования библиотечного

компонента мультиплексора MUX2:1..................................................................................278