Комбинированные методы повышения сбое- и отказоустойчивости блоков статической оперативной памяти в составе «систем на кристалле» тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Щигорев Леонид Алексеевич

• Щигорев Леонид Алексеевич
• кандидат наук
• 2024

Оглавление диссертации кандидат наук Щигорев Леонид Алексеевич

Введение

Глава 1. Актуальные проблемы повышения сбое- и отказоустойчивости СОЗУ

1.1 Устройства обнаружения и исправления ошибок

1.2 Резервные элементы и выход годных

1.3 Аппаратурные и временные затраты, вызванные использованием методов повышения сбое- и отказоустойчивости СОЗУ в составе СнК

1.4 Синергетический эффект от использования методов резервирования столбцов и исправления одиночной ошибки

1.5 Выводы и постановка задачи

Выводы по главе

Глава 2. Устройство встроенного саморемонта (УВСР), ориентированное на работу без учета информации о расположении поврежденных элементов памяти53

2.1 Схема соединения УВСР, устройства встроенного самотестирования (УВСТ) и памяти с резервными элементами

2.2 Время, необходимое для поиска конфигурации резервных элементов

2.3 Структура и алгоритм работы УВСР

2.4 Аппаратурные затраты и задержка прохождения сигнала УВСР

Выводы по главе

Глава 3. УВСР, ориентированное на работу с учетом информации о расположении поврежденных ячеек памяти

3.1 Время, необходимое для поиска конфигурации резервных элементов. Вектор ошибки

3.2 Схема соединения УВСР, УВСТ и памяти с резервными элементами

3.3 Структура и алгоритм работы УВСР. Анализатор ремонта

3.4 Аппаратурные затраты и задержка прохождения сигнала УВСР при использовании разных анализаторов ремонта

3.5 Алгоритм работы УВСР, ориентированный на обнаружение ячейки памяти, в которой произошел сбой

Выводы по главе

Глава 4. Комбинированные методы повышения сбое- и отказоустойчивости элементов СОЗУ

4.1 Предлагаемый комбинированный метод повышения сбое- и отказоустойчивости элементов СОЗУ. Оценка вероятности работоспособности памяти

4.2 Аппаратурные и временные затраты, накладываемые различными комбинациями методов повышения сбое- и отказоустойчивости СОЗУ в составе СнК

4.3 Оценка эффективности применения комбинаций методов повышения сбое- и отказоустойчивости блоков СОЗУ в составе СнК. Комплексный критерий

Выводы по главе

Заключение

Список литературы

Приложение

Список сокращений и условных обозначений

ВГД выход годных

САПР система автоматизированного проектирования

СБИС сверхбольшая интегральная схема

СНК система на кристалле

СОЗУ статическое оперативное запоминающее устройство

BISR УВСР built-in self-repair устройство встроенного саморемонта

BIST УВСТ built-in self-test устройство встроенного самотестирования

EDAC error detection and correction (обнаружение и коррекция ошибок)

HDL hardware description language

MUXn замена способом мультиплексирования для n резервных элементов

RHBD radiation hardening by design (схемотехнические методы повышения радиационной стойкости)

RTL register transfer level (уровень регистровых передач)

SEC-SED single error correction - single error detection (исправление одиночной ошибки - обнаружение одиночной ошибки)

SEC- DED single error correction - double error detection (исправление одиночной ошибки - обнаружение двойной ошибки)

SHIFT замена способом сдвига

Введение диссертации (часть автореферата) на тему «Комбинированные методы повышения сбое- и отказоустойчивости блоков статической оперативной памяти в составе «систем на кристалле»»

Введение

Создание высокопроизводительных вычислительных систем является одной из важнейших задач современности, определяющей рост качества жизни человечества. Основной характеристикой вычислительных систем является производительность, которая во многом зависит от характеристик центрального управляющего процессора. Производительность процессора определяется рядом факторов: рабочей частотой, архитектурой, наличием встроенной кэш памяти различного уровня и объема (от сотен килобайт до единиц мегабайт).

Современные высокопроизводительные микропроцессоры различных производителей описаны в следующих документах и статьях: AMD [1-11], ARM [12-17], Intel [18-31]. Среди отечественных авторов можно отметить труды Бобкова С.Г [32], Кима А.К [33], Петричковича Я.Я. [34], Черникова В.М., Виксне П.Е, Шелухина А.М., Шевченко П.А. [35-41].

В составе вычислительных систем большие потери производительности приходятся на обмен между отдельными микросхемами из-за ограничений скорости передачи данных по печатной плате. В связи с этим растет значимость создания СБИС, содержащих в себе блоки, выполняющие различные функции -систем на кристалле (СнК) [32]. Эти устройства могут содержать в себе микропроцессор, сопроцессоры, контроллеры периферийных устройств, внутреннюю память [42-43]. Использование форм-фактора СнК обеспечивает повышение производительности микропроцессора, приводит к повышению надежности, снижению габаритов и росту производительности вычислительных систем.

Производство современных СнК осуществляется с применением суб-100-нм технологических процессов. Одним из важнейших условий повышения производительности этих систем является увеличение объема и быстродействия блоков ОЗУ, на базе которых формируются блоки кэш и оперативной памяти.

Типичные объемы блоков СОЗУ в составе СнК варьируются от единиц килобайт до единиц мегабайт. При снижении проектных норм производства современных интегральных микросхем увеличивается плотность размещения элементов, в частности, элементов памяти. Также растет и информационный объем блоков памяти. Устройства памяти могут занимать до 75% площади современных СнК по оценкам экспертов Semico Research Corp [44]. Вследствие этого они становятся основными элементами, содержащими производственные дефекты. На их долю также приходится большинство сбоев и отказов в течение эксплуатации микросхем, особенно при работе в условиях агрессивной среды. В результате происходит снижение надежности работы СнК и систем на их основе [45-46].

При реализации метода помехоустойчивого кодирования в накристальных СОЗУ в составе СнК наиболее распространены устройства нециклического типа на базе кодов Хемминга и Хсяо [47-49]. Они обеспечивают коррекцию одиночной ошибки информационного слова, хранимого в памяти. Слова, поступающие для записи в память, кодируются с введением дополнительных битов, обеспечивающих выявление и коррекцию ошибок. При чтении производится декодирование выбранного из памяти слова с исправлением одиночной ошибки и выдачей корректного значения. Таким образом выполняется парирование одиночных сбоев и отказов в слове.

Недостатками метода являются аппаратные затраты, обусловленные увеличением разрядности хранящихся закодированных слов и наличием кодеров и декодеров, а также увеличение времени выборки данных [50].

Вопросам построения аппаратуры, направленной на обнаружение и исправление ошибок посвящено немало научно-технических трудов, в частности Р. Хемминга [51-52], М.Хсяо [53], Р. Блейхута [54], А. Датта [55], М. Ритчера [56], П.Ревириего [57], Морелос-Сарагоссы [58], Дж. Кларка [59]. Из отечественных авторов можно отметить труды Чупрунова А.Н. [60-61], Хетагурова Я. А. [62],

Щербакова Н.С. [63], Филипчука Е.В. [64], Петрова К.А. [65-68][97], Золотарева В.В. [95].

Метод, использующий резервные элементы памяти для замены поврежденных элементов, называется методом саморемонта (BISR - built-in self-repair -встроенный саморемонт). Особую актуальность этот способ приобретает в условиях малосерийного производства микросхем. Обычно этот метод применяется при производственном контроле однократно для повышения выхода годных. Тестирование памяти и генерация конфигурации резервных элементов в этом случае производится при помощи внешнего тестового оборудования. Хранение данных о конфигурации резервных элементов осуществляется в энергонезависимой памяти.

Недостатком этого способа реализации саморемонта памяти является невозможность использования резервных элементов, невостребованных во время производственного контроля, для замены поврежденных ячеек памяти в процессе эксплуатации микросхемы из-за невозможности повторной реконфигурации.

Альтернативой однократной замене основных элементов является многократная реконфигурация. В этом случае конфигурация резервных элементов хранится в энергозависимых регистрах. Диагностика основных элементов и реконфигурация памяти производятся при помощи устройств, входящих в состав СнК - устройства встроенного самотестирования (УВСТ) и устройства встроенного саморемонта (УВСР).

Резервирование элементов памяти можно разбить на два основных типа: одномерное и двухмерное. Под одномерным типом понимают резервирование строками или столбцами, а под двухмерным - строками и столбцами.

Архитектурам УВСР с двухмерным резервированием посвящено множество работ, наиболее известной из которых является статья, описывающая алгоритм CRESTA [69]. Развитием этого подхода, а также всевозможным способам поиска

решения восстановления при двухмерном резервировании посвящено множество работ [70-74].

Вопросам способа замены поврежденных основных элементов памяти резервными посвящены работы M. Николаидиса [75], М. Чои [76], Ч. Су [77], В. Ли [78], Х. Лианг [79].

Вопросам построения устройство встроенного саморемонта для двухмерного резервирования посвящены работы Т. Кавагу [69], А. Сегал [80], Т. Ченг [81]. Из отечественных авторов можно выделить труды Саргсяна В.К [82].

По вопросам одномерного резервирования существуют работы авторов И.Кима [83], Г. Карунаратне [84], П. Нордхольца [85] и Д. Хуанг [86]. Из отечественных авторов можно выделить труды Рябцева В.Г. и Волобуева С.В. [103-104].

Существенное увеличение числа успешно парируемых сбоев и отказов ячеек памяти может быть достигнуто в результате комбинированного использования резервных элементов и устройств на базе кодов обнаружения и коррекции ошибок [87]. Однако для этого неприменим способ однократного ремонта памяти. Необходимо предусмотреть возможность многократного реконфигурирования внутренней памяти СнК без использования внешнего тестового оборудования.

Для замены отказавших в процессе эксплуатации микросхемы ячеек памяти необходимо разместить на кристалле набор резервных ячеек памяти, организованных в виде строк или столбцов, а также устройств встроенного самотестирования (УВСТ) и УВСР для обеспечения периодических сеансов самотестирования и, при необходимости, саморемонта. В научно-технической литературе описаны некоторые варианты реализации УВСР с использованием резервных строк. Однако алгоритмы проведения операции саморемонта с использованием резервных столбцов в литературе не рассмотрены, хотя этот способ резервирования имеет ряд преимуществ. Не рассмотрены в литературе структуры УВСР, предназначенные для многократного ремонта СОЗУ резервными

столбцами. Более того, не упоминаются особенности работы с УВСТ, которые различаются способами выдачи информации о наличии в памяти поврежденных ячеек, что может серьезно сказаться на применяемых алгоритмах и времени проведения конфигурации памяти с резервными элементами. Также неописанными остаются алгоритмы работы УВСР, позволяющего в процессе операции самотестирования выявить ячейки памяти, при обращении к которым обнаружен сбой. Отсутствуют оценки аппаратурных и временных затрат при использовании комбинированных методов повышения сбое- и отказоустойчивости боков СОЗУ, изготовленных по современным проектно- технологической норме 28 нм КМОП. Не рассмотренной остается задача контроля операции записи данных, как части комбинированного подхода повышения сбое- и отказоустойчивости работы блоков СОЗУ. В совокупности эти факторы являются существенными затруднениями для разработчиков в процессе проектирования систем, направленных на специальные условия эксплуатации с повышенной вероятностью появления сбоев и отказов ячеек памяти.

Блоки оперативных запоминающих устройств, являясь самыми крупными по площади, вносят наибольший вклад в общее количество сбоев и отказов в составе СБИС СнК. Ввиду того, что не существует блоков памяти, в которых не происходила бы потеря информации из-за сбоев и отказов в процессе эксплуатации, важной и актуальной является задача исследования и разработки методов парирования сбоев или отказов в ячейках СОЗУ с целью обеспечения дальнейшего корректного функционирования микросхем.

Цели и задачи диссертации

Целью данной диссертационной работы является развитие комбинированных методов и средств повышения сбое- и отказоустойчивости блоков СОЗУ с помощью резервных элементов памяти и устройств, исправляющих одиночные ошибки.

Для достижения обозначенной цели в диссертационной работе поставлены и решены следующие задачи:

1. Проведение сравнительного анализа методов повышения сбое- и отказоустойчивости блоков СОЗУ; исследование причин, ограничивающих их применение.

2. Разработка алгоритмов работы и структур устройств встроенного саморемонта памяти (УВСР), работающих с учетом диагностической информации различной степени детализации.

3. Разработка комбинированных методов повышения сбое- и отказоустойчивости памяти, позволяющих повысить количество парируемых неработоспособных ячеек СОЗУ и обеспечить контроль за корректностью операции записи.

4. Разработка комплексного критерия оценки эффективности комбинированных методов повышения сбое- и отказоустойчивости памяти.

Объект исследования

Объектами исследования являются блоки СОЗУ, содержащие устройства на базе кодов коррекции ошибок и резервные элементы, позволяющие парировать отказы и сбои ячеек памяти.

Предмет исследования

Предметами исследования являются методы обнаружения и коррекции ошибок, структуры и алгоритмы работы устройств встроенного саморемонта памяти, а также комбинации методов коррекции ошибок и саморемонта памяти.

Методы исследования

Для решения поставленных задач применялись методы исследования, базирующиеся на использовании математического аппарата комбинаторики,

теории вероятности, теории помехоустойчивого кодирования, теории проектирования ЭВМ. Для практической реализации применялись методы компьютерного моделирования с использованием САПР Cadence.

Научная новизна диссертации

1. Предложен комбинированный метод повышения сбое- и отказоустойчивости блоков СОЗУ с использованием устройств на базе кодов обнаружения и коррекции ошибок, резервных столбцов, применения побайтового контроля четности, обеспечивающий коррекцию сбитых и отказавших ячеек «на лету», замену отказавших элементов при выполнении периодических сеансов самотестирования и выявление ошибок на линии записи данных.

2. Предложен комплексный критерий оценки эффективности комбинированных методов повышения сбое- и отказоустойчивости блоков СОЗУ.

3. Предложены структура и алгоритм работы устройства встроенного саморемонта памяти (УВСР), ориентированного на работу без учета информации о расположении поврежденных столбцов, обеспечивающие преимущество по времени поиска корректной конфигурации резервных элементов.

4. Предложена структура устройства встроенного саморемонта памяти (УВСР), ориентированного на работу с учетом информации о расположении поврежденных столбцов, заключающиеся в хранении вектора ошибки, и определяющие его преимущества в аппаратурных затратах и длинах критических путей, перед структурой, хранящей адрес поврежденного столбца.

5. Предложен алгоритм работы устройства встроенного саморемонта памяти (УВСР), ориентированного на работу с учетом информации о расположении поврежденных столбцов, обеспечивающий в процессе операции самотестирования выявление ячеек памяти, при обращении к которым обнаружен сбой, благодаря

чему корректирующая способность используется исключительно для замены элементов, в которых произошел отказ.

Практическая значимость

1. Применение блоков СОЗУ, реализованных при помощи предложенного комбинированного методов повышения сбое- и отказоустойчивости, ведет к увеличению числа парируемых неработоспособных ячеек памяти до 15 раз.

2. Разработаны поведенческие модели на основе всех предлагаемых в диссертации алгоритмов и структур устройств встроенного саморемонта памяти (УВСР), что позволяет применять их в любых микросхемах, использующих резервные столбцы блоков СОЗУ. Проведен синтез всех предлагаемых УВСР для проектно-технологической нормы 28 нм КМОП, получены количественные оценки их основных параметров.

3. Предлагаемая структура устройства встроенного саморемонта памяти (УВСР), хранящего вектор ошибки в качестве диагностической информации, обеспечивает сокращение аппаратурных затрат до 29% и длины критических путей до 35% по сравнению со структурой, хранящей адрес поврежденного столбца.

Достоверность полученных результатов

Достоверность результатов диссертационной работы подтверждена численными экспериментами, проведенными с использованием современных САПР. Для всех разработанных устройств были созданы поведенческие модели на языке описания цифровой аппаратуры Verilog-HDL. Модели верифицированы и синтезированы. Получены основные характеристики: задержки прохождения сигнала на критическом пути и занимаемая площадь на кристалле. Результаты опубликованы в рецензируемых научных журналах, докладывались на 13 научно-технических конференциях. Оригинальность предложенной структуры УВСР подтверждается патентом на изобретение. Работоспособность УВСР

подтверждается результатами испытаний опытных образцов СБИС МИВЭМ, в структуру которой было введено это устройство.

Основные положения диссертации, выносимые на защиту

1. Алгоритм работы и структура устройства встроенного саморемонта памяти (УВСР), ориентированного на работу без информации о расположении поврежденных столбцов и с любым количеством однотипных блоков памяти, позволяют сократить время поиска неработоспособного столбца.

2. Структура устройства встроенного саморемонта памяти (УВСР) при хранении вектора ошибки в качестве информации о расположении поврежденных столбцов обладает наименьшими аппаратурными затратами и длинами критических путей.

3. Структура устройства встроенного саморемонта памяти (УВСР), позволяющего в процессе операции самотестирования выявить ячейки памяти, при обращении к которым обнаружен сбой, позволяющая сохранить корректирующую способность резервных элементов для замены отказавших ячеек памяти.

4. Комбинированный метод повышения сбое- и отказоустойчивости блоков СОЗУ позволяет повысить количество парируемых неработоспособных ячеек памяти и обеспечить контроль за корректностью операции записи.

5. Комплексный критерий оценки эффективности различных способов повышения сбое- и отказоустойчивости блоков СОЗУ.

Внедрение результатов диссертации

Предложенные в диссертации структуры и алгоритмы УВСР, а также комбинированный метод повышения сбое- и отказоустойчивости были внедрены в ЗАО НТЦ «Модуль» при разработке СБИС МИВЭМ на основе микропроцессорных ядер PowerPC и NMC3. Получен акт о внедрении.

Апробация результатов диссертации

Результаты исследований, представленные в диссертации, изложены в докладах на следующих конференциях:

• «Научная сессия НИЯУ МИФИ-2015» - Москва, 2015.

• 17-ая Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2015» - Москва, 2015.

• IX Международная телекоммуникационная конференция студентов и молодых ученых «Молодежь и наука» - Москва, 2015.

• 1-ая Международная телекоммуникационная конференция «Advanced Micro- and nanoelectronics systems and technologies» - Москва, 2015.

• 18-ая Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2016» - Москва, 2016.

• VII Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2016 (МЭС-2016) » - Москва, 2016.

• 2-ая Международная телекоммуникационная конференция «Advanced Micro- and nanoelectronics systems and technologies» - Москва, 2017.

• 19-ая Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2017» - Москва, 2017.

• 16-ая Всероссийская научно-техническая конференция «Электроника, микро- и наноэлектроника» - Суздаль, 2017.

• XVII Международная специализированная выставка «Радиоэлектроника и приборостроение-2017» - Санкт-Петербург, 2017.

• 20-ая Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2018» - Москва, 2018.

• VIII Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2018 (МЭС-2018) » - Москва, 2018.

• IX Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2018 (МЭС-2020) » - Москва, 2020.

Публикации результатов диссертации

Основные результаты, достигнутые в диссертационной работе, опубликованы в 17 работах. В их числе 7 статей опубликованы в журналах, входящих в перечень ВАК и 2 статьи опубликованы в изданиях, индексируемых реферативными базами Scopus и Web Of Science. Получен один патент Российской Федерации на изобретение.

Структура и объем диссертации

Диссертационная работа изложена на 137 страницах, включает в себя 36 рисунков и 46 таблиц. Состоит из введения, 4 глав, заключения, списка использованной литературы и приложения.

Глава 1. Актуальные проблемы повышения сбое- и отказоустойчивости СОЗУ

Одним из важнейших условий повышения производительности современных вычислительных систем является увеличение объема и быстродействия блоков СОЗУ, работающих в составе систем. Достижение этой цели происходит путем перехода на суб-100нм технологические нормы производства СБИС. При этом уменьшаются размеры и увеличивается плотность размещения элементов СБИС, возрастает степень влияния на их характеристики ряда деструктивных факторов; технологических дефектов, температуры, ионизирующего излучения. Эти факторы вызывают появление отказов и сбоев в работе системы.

Отказом (необратимым, одиночным отказом) является нарушение корректного функционирования СБИС (системы), которое обнаруживается в процессе ее изготовления или работы и не может быть устранено средствами пользователя без

замены изделия. Если отказ обнаруживается в процессе производства (на выходном контроле изделий или перед этим), то изделие считается неработоспособным и подлежит отбраковке. Такие отказы приводят к снижению выхода годных изделий.

Сбоем является нарушение корректного функционирования СБИС (системы), которое возникает и обнаруживается в процессе ее работы при влиянии определенных факторов: электромагнитные помехи, ионизирующее излучение, колебания температуры и др. Нормальное функционирование ячейки памяти, в которой произошел сбой, может быть восстановлено обычной перезаписью. При воздействии этих факторов работоспособность СБИС (систем) может временно нарушаться, затем самопроизвольно восстанавливаться. В результате в работе системы могут возникать одиночные или многократные сбои. Методы проектирования аппаратуры с повышенной устойчивостью к воздействию ионизирующих излучений (radiation hardening by design - RHBD) рассмотрены в работах [88, 89].

Надежность функционирования современных цифровых систем в значительной мере определяется достоверностью информации, хранящейся в их запоминающих устройствах. Поэтому в высоконадежных системах используются различные методы для парирования влияния отказов и сбоев в элементах и блоках СБИС памяти на работу систем.

В настоящее время для выявления и коррекции ошибок, вызванных возникновением отказов и сбоев, применяются два основных метода:

- метод, использующий представление хранящихся в памяти данных с помощью корректирующих кодов, которые содержат дополнительные служебные биты, обеспечивающие обнаружение и коррекцию возникающих ошибок;

- метод, использующий введение дополнительных резервных элементов памяти, включаемых для замены отказавших.

Далее будут проанализированы достигаемые преимущества и накладываемые дополнительные затраты при использовании этих методов для повышения сбое- и

отказоустойчивости блоков оперативной памяти, используемых в составе СБИС класса «система на кристалле».

1.1 Устройства обнаружения и исправления ошибок

Реализация метода обнаружения и исправления ошибок для блока памяти, хранящего W информационных слов размерности m бит требует введения в блок памяти дополнительной аппаратуры: кодеров и декодеров, а также дополнительных ячеек памяти, предназначенных для хранения контрольных бит.

Общая структура системы памяти при использовании устройств на базе кодов обнаружения и исправления одиночной ошибки SEC-SED (single error correction -single error detection) представлена на рис. 1.1.

Входные Выходные

Рис. 1.1. Структура системы памяти при использовании устройств на базе кодов обнаружения и исправления одиночной ошибки

Структура содержит:

• входную шину данных размерности т;

• кодер БЕС-БЕО;

• блок памяти, предназначенный для хранения W информационных слов размерности т+ к1 (информационные и проверочные разряды);

• декодер БЕС-БЕБ;

• выходную шину данных размерности т;

• выходной сигнал обнаруженной одиночной ошибки Е1;

Общая структура системы памяти при использовании устройств на базе кодов обнаружения двойной и исправления одиночной ошибки SEC-DED (single error correction - double error detection) представлена на рис. 1.2.

Рис. 1.2. Структура системы памяти при использовании устройств на базе кодов обнаружения двойной и исправления одиночной ошибки

Структура системы памяти, содержащая кодер-декодеры исправления одиночной и обнаружения двойной ошибки, использует в большее число дополнительных разрядов - £2 £ > к1). Это приводит к росту площади кристалла, занимаемой таким блоком памяти. Так же вводится дополнительный сигнал, оповещающий об обнаружении двойной ошибки, которая не может быть исправлена.

Принцип работы представленных устройств для обнаружения и исправления ошибок идентичен. На базе Н-матрицы строится комбинаторная логика, которая, получая на вход слово данных, строит дополнительные проверочные разряды. После этого в расширенный блок памяти попадают основные и сгенерированные разряды.

Некоторые ячейки памяти могут быть неисправны изначально или их состояние может измениться в процессе хранения информации (может произойти сбой). При считывании данных из памяти расширенное информационное слово попадет в декодер - комбинационную схему, построенную для обнаружения и исправления ошибок. На рис. 1.3 показана структура декодера.

Входные данные

Выходные

m

Рис. 1.3. Структура декодера устройства на базе кода обнаружения и исправления

ошибок

При чтении хранимого информационного слова из памяти происходит вычисление синдрома ошибки, для чего в декодер введен соответствующий генератор. Синдром ошибки является однозначным индикатором положения поврежденного бита. Генератор синдрома ошибки повторно вычисляет контрольные разряды. Затем в ходе сложения по модулю два, осуществляется их сравнение с контрольными битами, считанными из блока памяти. При помощи комбинаторной схемы генерации вектора ошибки создается информационное слово, подсвечивающее разряд, в котором содержится ошибка. Далее происходит побитовое сложение вектора ошибки и выходных данных. Также декодер содержит схему формирования сигналов об ошибках.

Сравнительный анализ устройства на базе кодов обнаружения и исправления ошибок

В зависимости от проверочной матрицы используемого кода варьируются длины критических путей комбинационной схемы и количество дополнительных разрядов. Первый фактор влияет на быстродействие устройства, а второй - на площадь дополнительной аппаратуры. Для обоснования выбора кодер-декодеров с наилучшими характеристиками проведен сравнительный анализ [68].

Далее кратко представлено описание рассматриваемых устройств обнаружения и коррекции ошибок.

Устройства на базе кодов Хэмминга

Код, использующий минимальное количество проверочных разрядов, был разработан Хэммингом в начале 1950-х [51]. Такое кодирование позволяет найти и исправить в информационном слове однократную ошибку, но не позволяет обнаружить все двойные ошибки. Кодовое расстояние в этом случае равно трем, а кодирование 4-разрядного слова требует три дополнительных разряда. Модифицированный код Хэмминга позволяет обнаружить двукратные ошибки при добавлении дополнительного проверочного разряда - общего бита четности [52]. Двукратная ошибка будет исправлена с искажением данных, однако при следующем вычислении он не будет совпадать с битом четности, вычисленным в кодере. Как следствие, не смогут быть обнаружены кратные ошибки, произошедшие с дополнительным проверочным разрядом, остальные ошибки будут идентифицированы.

Список литературы диссертационного исследования кандидат наук Щигорев Леонид Алексеевич, 2024 год

Список литературы

1. AMD Redefines High-Performance Computing with New Processor and Graphics

Products Preview at CES 2018. URL: https://www.amd.com/en-us/press-releases/Pages/ces-2018-2018j an07. aspx (дата обращения 15.03.2018)

2. Opteron™ X and A-Series Processors URL: https : //www. amd. com/en/opteron (дата обращения 15.03.2018)

3. AMD EPYC™ Server Processors URL: https : //www. amd. com/en/products/epyc-server (дата обращения 15.03.2018)

4. 7th Gen AMD A-Series and Athlon Processors URL: https://www.amd.com/en/products/desktop-processors-7th-gen-am4 (дата обращения 15.03.2018)

5. AMD Ryzen™ Desktop Processors URL: https://www.amd.com/en/ryzen (дата обращения 15.03.2018)

6. AMD and Heterogeneous System Architecture (HSA). URL: https://www.amd.com/en-us/innovations/software-technologies/hsa (дата обращения 15.03.2018)

7. Next-Generation Mobile APUs Extend AMD Performance Leadership, Add Cutting-Edge Features and Enhanced Security. URL: https ://www. amd. com/en-us/press-releases/Pages/next-generation-mobile-2014apr29.aspx (дата обращения 15.03.2018)

8. T. Li, G. Sadowski Design and implementation of novel source synchronous interconnection in modern GPU chips // 27th IEEE International System-on-Chip Conference (SOCC). 2014. P. 130-135.

9. V. Reddy, S. Z. Gilani, E. Gunadi, N.S. Kim, M.J. Schulte and M. H. Lipasti REEL: Reducing Effective Execution Latency of Floating Point Operations // IEEE International Symposium on Low Power Electronics and Design (ISLPED). 2013. P. 187-192.

10.J. Gu, B.M. Beckmann, T. Cao, Y, Hu iCHAT: Inter-cache Hardware-Assistant Data Transfer for Heterogeneous Chip Multiprocessors // 9th IEEE International Conference on Networking, Architecture, and Storage (NAS). 2014. P. 242-251.

11.S. Z. Gilani, N.S. Kim and M.J. Schulte Energy-efficient floating-point arithmetic for digital signal processors // Conference Record of the Forty Fifth Asilomar Conference on Signals, Systems and Computers (ASILOMAR). 2011. P. 18231827.

12.PROCESSORS CORTEX-A SERIES URL: https://www.arm.com/products/processors/cortex-a (дата обращения 15.03.2018)

13.PROCESSORS CORTEX-R SERIES URL:

https://www.arm.com/products/processors/cortex-r (дата обращения 15.03.2018)

14.PROCESSORS CORTEX-M SERIES URL: https://www.arm.com/products/processors/cortex-m (дата обращения 15.03.2018)

15.Д. Козлов-Кононов Проекционные ядра семейства Cortex. Сочетание высокой производительности и низкого энергопотребления // Электроника: наука технология, бизнес. 2010. №8. С. 16-25.

16.M. Stanic, O. Palomar, T. Hayes, I. Ratkovic, A. Cristal, O. Unsal and M. Valero An Integrated Vector-Scalar Design on an In-Order ARM Core // ACM Transactions on architecture and code optimization. 2017. Vol. 14. no. 2.

17.K. Hirata, J. Goodacre ARM MPCore - The streamlined and scalable ARM11 processor core // Proceedings of the ASP-DAC. 2007. P. 747-748.

18.8th Gen Intel® Core™ Processors URL:

https: //www. intel. co. uk/content/dam/www/public/us/en/documents/product-briefs/8th-gen-core-family-mobile-g-series-brief.pdf (дата обращения 16.03.2018)

19.K. O'Neal, P. Brisk, A. Abousamra, Z. Waters and E. Shriver GPU Performance Estimation using Software Rasterization and Machine Learning // ACM Transactions on embedded computing systems. 2017. Vol. 16. no. 5.

20. J. Doweck, W.-F. Kao, A.K. Lu et al Inside 6th-generation Intel Core: new microarchitecture code-named skylake // IEEE MICRO. 2017. Vol. 37. no. 2. P. 5262.

21. P. Hammarlund, A.J. Martinez, A.A. Bajwa Haswell: The Fourth-Generation Intel Core Processor // IEEE MICRO. 2014. Vol. 34. no. 2. P. 6-20.

22.M. Yuffe, E. Knoll, M. Mehalel, J. Shor and T. Kurts A fully integrated multi-CPU, GPU and memory controller 32nm processor // IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC). 2011. P. 264-266.

23.M.S. Birrittella, M. Debbage, R. Huggahalli, J. Kunz, T. Lovett, T. Rimmer, K.D. Underwood and R.C. Zak Enabling scalable high-performance systems with the

Intel Omni-path architecture // IEEE MICRO. 2016. Vol. 36. no. 4. P. 38-47.

24.M.S. Birrittella, M. Debbage, R. Huggahalli, J. Kunz, T. Lovett, T. Rimmer, K.D. Underwood and R.C. Zak Intel® Omni-path Architecture: Enabling Scalable, High Performance Fabrics // IEEE 23rd Annual Symposium on High-Performance Interconnects (HOTI). 2015. P. 1-9.

25.B. Bowhill, B. Stackhouse, N. Nassif et al The Xeon® Processor E5-2600 v3: a 22 nm 18-Core Product Family // IEEE Journal of solid-state circuits. 2016. Vol. 51, no. 1, P. 92-104.

26.N. Kurd, M. Chowdhury, E. Burton et al Haswell: A family of IA 22nm processors // IEEE International solid-state circuits conference digest of technical papers (ISSCC). 2014. Vol. 57. P. 112-114.

27.N. Kurd, S. Bhamidipati, C. Mozak et al Westmere: A family of 32nm IA processors // IEEE International solid-state circuits conference digest of technical papers (ISSCC). 2010. Vol. 57. P. 96-98.

28.N. Kurd, P. Mosalikanti, M. Neidengard, J. Douglas and R. Kumar Next Generation Intel® Core™ Micro-Architecture (Nehalem) Clocking // IEEE Journal of solidstate circuits. 2009. Vol. 44. no. 4. P. 1121-1129.

29.B. Burres, J. van de Groenendaal, P. Mosur et al Intel Atom C2000 processor family: power-efficient datacenter processing // IEEE MICRO. 2015. Vol. 35. no. 2. P. 26-34.

30. A. Nalamalpu, N. Kurd, A. Deval et al Broadwell : A family of IA 14nm processors // Symposium on VLSI circuits. 2015.

31.S. Vangal, S. Jain and V. De A Solar-Powered 280mV-to-1.2V Wide-Operating-Range IA-32 Processor // IEEE International conference on IC design & technology (ICICDT). 2014.

32.С. Г. Бобков Высокопроизводительные вычислительные системы / под ред. Академика РАН В. Б. Бетелина. - М., НИИСИ РАН, 2014. - 296 с.

33.А.К. Ким, В.И. Перекатов, С.Г. Ермаков Микропроцессоры и вычислительные комплексы семейства "Эльбрус". СПб.: Питер, 2013 - 272 с.

34.Т.В. Солохина, Ю.Н. Александров, Я.Я. Петричкович Сигнальные контроллера компании Элвис: первая линейка отечественных DSP // Электроника: Наука, Технология, Бизнес. 2005. №7. С.70-77.

35.V.M. Chernikov, P.E. Viksne, D.V. Fomin, P.A. Shevchenko and M.F. Yafrakov Neural processor, saturation unit, calculation unit and adder circuit // US Patent № 6539368 B1. 25.03.2003. Int. CI G06F 15/18.

36. П.Е. Виксне Семейство процессоров обработки сигналов NeuroMatrix // Электроника: Наука, Технология, Бизнес. 2006. №6. С. 12-21.

37. P.A. Chevtchenko, D.V. Fomine, V.M. Tchernikov, P.E. Vixne Neuroprocessor NEUROMATRIX NM6403 architecture overview // Proceedings of the 1998 9th Workshop on Virtual Intelligence/Dynamic Neural Networks: Neural Networks, Fuzzy Systems, Evolutionary Systems and Virtual Reality/Pulse Coupled Networks Academic/Industrial/NASA/Defence: Tutorial/Technical Interchange. sponsors: NASA. Stockholm, SWE. 1999. P. 253-264.

38. В.М. Черников, П.Е. Виксне, А.М. Шелухин, П.А. и др. Семейство процессоров обработки сигналов с векторно-матричной архитектурой NEUROMATRIX // Электронные компоненты. 2006. № 6. С. 79-84.

39. В.М. Черников, П.Е. Виксне, А.М. Шелухин, и др. Отечественные высокопроизводительные процессоры цифровой обработки сигналов векторно-матричной архитектуры, перспективы развития // Материалы конференции «Перспективы развития высокопроизводительных архитектур. История, современность и будущее отечественного компьютеростроения». Сборник научных трудов ИТМиВТ. М.: ИТМиВТ им. С. А. Лебедева РАН. 2008. № 1. С. 52-59.

40. Д.Е. Косоруков, А.Л. Эйсымонт, В.Г. Осипов, А.П. Панфилов, В.М. Черников, П.Е. Виксне, А.М. Шелухин, И.И. Насонов Система на кристалле 1879ХК1Я для цифровой обработки аналоговых сигналов в радиотехнических системах и спутниковой навигации // IV Всероссийская научно-техническая конференция «Проблемы разработки перспективных

микро-и наноэлектронных систем -2010». Сборник трудов / Под общ. ред. академика РАН А. Л. Стемпковского. М.: ИППМ РАН, 2010. С. 221-226.

41. Д.Е. Косоруков, А.Л. Эйсымонт, В.Г. Осипов, А.П. Панфилов, В.М. Черников, П.Е. Виксне, А.М. Шелухин, И.И. Насонов СБИС на базе ядра NMC3 для высокопроизводительного программного приемника навигационных сигналов // Наноиндустрия. 2017. № 74. С. 53-59.

42.И.И. Шагурин Системы на кристалле. Особенности реализации и перспективы применения // Электронные компоненты. 2009. № 1. С. 37-39.

43.В. Немудров, Г. Мартин Системы на кристалле. Проектирование и развитие. - М., Техносфера, 2004 - 216 с.

44.URL: http://www.semico.com/content/worldwide-soc-market-forecast-approach-200-billion-2019-says-semico-research (дата обращения: 22.01.2018)

45. Г.И. Зебрев Радиационные эффекты в кремниевых интегральных схемах высокой степени интеграции. - М.: НИЯУ МИФИ, 2010. - 148 с.

46. В. Юдинцев Радиационно-стойкие интегральные схемы. Надежность в космосе и на земле // Электроника: Наука, Технология, Бизнес. 2007, №5. С. 72-77.

47. M. Horiguchi, K. Itoh Nanoscale Memory Repair. - N.Y.: Springer, 2011. -P.215.

48. C. L. Chen, M.Y. Hsiao Error-Correcting Codes for Semiconductor Memory Applications: A State-of-the-Art Review. IBM J. of Res. and Develop. 1984. Vol. 28, no. 2, P. 124-134.

49. П.М. Еремеев Использование кода Хэмминга для исправления двойных сбоев в смежных разрядах памяти в аппаратуре космического назначения // Известия высших учебных заведений. Электроника. 2015, Т. 20, № 3. С. 321322.

50. И.С. Ельчин, И.И. Шагурин, П.Н. Осипенко, Б.В. Василегин Аппаратные средства введения помехоустойчивого кодирования для повышения

отказоустойчивости СБИС оперативной памяти // Известия высших учебных заведений. Электроника. 2006, Т. 21, № 4. С. 65-70.

51. R.W. Hamming Error Detecting and Correcting Codes // Bell Syst. Tech. J. 1950. Vol. 29. P. 147-160.

52. Р. В. Хэмминг Теория кодирования и теория информации: пер с англ. - М.: Радио и связь, 1983. - 176 с.

53. M. Y. Hsiao A Class of Optimal Minimum Odd-Weight-Column SEC-DED Codes // IBM J. Res. Develop. 1970. Vol. 14. P. 395-401.

54. Блейхут Р. Теория и практика кодов, контролирующих ошибки // Пер. с англ. - М.: Мир. 1986. 576 с.

55. Dutta A., Touba N.A. Multiple Bit Upset Tolerant Memory Using a Selective Cycle Avoidance Based SEC-DED-DAEC Code // 25th IEEE VLSI Test Symposium. 2007. P. 349-354.

56. Richter M. and all. New Linear SEC-DED Codes with Reduced Triple Bit Error Miscorrection Probability // 14th Int. On-Line Testing Symposium. 2008. P. 3740.

57. P. Reviriego, S. Pontarelli, A. Ullah Error Detection and Correction in SRAM Emulated TCAMs // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2019. Vol. 27. no. 2. P. 486-490.

58. Морелос-Сарагосса Р. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. // М.: Техносфера, 2005. -320с.

59. Кларк Дж., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ. // М.: Радио и связь, 1987. - 392 с.

60. А.Н. Чупрунов, Б.И, Хамдеев О вероятности исправления ошибок при помехоустойчивом кодировании, когда число ошибок принадлежит некоторому конечному множеству // Информатика и ее применения. 2007. Т. 3. № 3. С. 52-59.

61. А.Н. Чупрунов, Б.И, Хамдеев О вероятности исправления ошибок при помехоустойчивом кодировании, когда число ошибок - случайное множество // Известия высших учебных заведений. Математика. 2010, № 8. С. 81-88.

62. Я.А. Хетагуров, Ю.П. Руднев Повышение надежности цифровых устройств методами избыточного кодирования // М.: Энергия, 1974. -240 с.

63. Н.С. Щербаков Достоверность работы цифровых устройств. - М., Машиностроение, 1989. - 224 с.

64. Е.В. Филипчук, С.В. Пахомов Теория информации и помехоустойчивое кодирование: Учебное пособие. - М.:МИФИ, 1989. - 120 с.

65. А.А. Краснюк, К.А. Петров Особенности применения методов помехоустойчивого кодирования в суб-100-нм микросхемах памяти для космических систем // V Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)". Сб. трудов. М.: ИППМ РАН, 2012. С. 638-641.

66. К.А. Петров Повышение быстродействия и снижение аппаратурных затрат в декодерах Хсяо // VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)". Сб. трудов. М.: ИППМ РАН, 2014. Часть IV. С. 37-40.

67. К.А. Петров, В.Я. Стенин Помехоустойчивое кодирование в КМОП ОЗУ, устойчивых к одиночным воздействиям ядерных частиц // Микроэлектроника. 2015. Т.44. № 5. С. 359-367.

68. К.А. Петров Элементы помехоустойчивого кодирования нециклического типа субмикронных КМОП оперативных запоминающих устройств: дис. ... канд. тех. наук: 05.13.05 / Петров Константин Александрович - М.: НИЯУ МИФИ, 2015. - 103 с.

69. T. Kawagoe, J. Ohtani, M. Niiro, T. Ooishi, M. Hamada and H. Hidaka A built-in self-repair analyzer (CRESTA) for embedded DRAMs // Proc. International Test Conference. 2000. P. 567-574.

70. J.-F. Li, J.-C. Yeh, R.-F. Huang, C.-W. Wu A built-in self-repair scheme for semiconductor memories with 2-d redundancy // Proc. of International Test Conference 2003. Vol. 1. P. 393-402.

71. Tomokazu Yoneda, Yuusuke Fukuda, Hideo Fujiwara Test Scheduling for Memory Cores with Built-In Self-Repair // 16th,Asian Test Symposium 2007. P. 199-206.

72. C. Banupriya, S. Chandrakala A low power built in repair analyzer for word oriented memories with optimal repair rate // International Conference on Green Computing Communication and Electrical Engineering (ICGCCEE). 2014. P. 15.

73. C.-D. Huang, J.-F. Li, T.-W. Tseng ProTaR: An Infrastructure IP for Repairing RAMs in System-on-Chips // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2007. Vol. 15. P. 1135-1143.

74. C.-S. Hou, J.-F. Li, C.-W. Chou Test and Repair Scheduling for Built-In Self-Repair RAMs in SOCs // 5th IEEE International Symposium on Electronic Design Test and Application. 2010. P. 3-7.

75. Nicolaidis M., Achouri N., Boutobza S. Optimal reconfiguration functions for column of data-bit built-in self-repair // Design, Automation and Test in Europe Conference and Exhibition. Proc. 2003. P. 590-595.

76. M. Choi, N. Park, F. Lombardi, Y.B. Kim, V. Piuri Balanced redundancy utilization in embedded memory cores for dependable systems // Proc. of 17th IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems 2002. P. 419-427.

77. C.-L. Su, R.-F. Huang, C.-W. Wu A processor-based built-in self-repair design for embedded memories // 12th Asian Test Symposium 2003. P. 366-371.

78. W. Lee, K. Cho, J. Kim, S. Kang Near optimal repair rate built-in redundancy analysis with very small hardware overhead // 16th International Symposium on Quality Electronic Design (ISQED) 2015. P. 435-439.

79. H.-C. Liang, W.-C. Ho, M.-C. Cheng Identify unrepairability to speed-up spare allocation for repairing memories // IEEE Transactions on Reliability. 2005. Vol. 54, P. 358-365.

80. A. Sehgal, A. Dubey, E.J. Marinissen, C. Wouters, H. Vranken, K. Chakrabarty Yield analysis for repairable embedded memories // Proc. of the 8th IEEE European Test Workshop. 2003. P. 35-40.

81. T.-W. Tseng, J.-F. Li, C.-C. Hsu, A. Pao, K. Chiu, E. Chen A Reconfigurable Built-In Self-Repair Scheme for Multiple Repairable RAMs in SOCs // IEEE International Test Conference. 2006. P. 1-9.

82. Саргсян В.К. Методология проектирования встроенных анализаторов ремонта памяти // Фундаментальные исследования. 2015. №5. Ч. 2. С. 335339.

83. Kim I., Zorian Y., Komoriya G., Pham H. and all Built-in self repair for embedded high density SRAM // Test Conference. Proceedings. 1998. P. 1112-1119.

84. M. Karunaratne, B. Oomann Yield gain with memory BISR - a case study // 52nd IEEE Int. Midwest Symposium on Circuits and Systems. 2009. P. 699-702.

85. Nordholz P., Otterstedt J., Niggemeyer D. A Defect-Tolerant Word-Oriented Static RAM with Built-In Self-Test and Self-Reconfiguration // 8th Annual IEEE International Conference of Innovative Systems In Silicon. 1996. P. 124-132.

86. J. Huang Built-in self-repair wrapper methodology, design flow and design architecture. US Patent №> 6691264 B2. 10.02.2004. Int. CI 11C 29/00, G11C 7/00.

87. C.-H. Stapper, H.-S. Lee Synergistic fault-tolerance for memory chips // IEEE Trans. on Comp. 1992. Vol. 41. Issue. 9. P. 1078-1087.

88. E. H. Cannon, M. Cabanas-Holmen, J. Wert, T. Amort, R. Brees, J. Koehn, B.Meaker, and E. Normand Heavy ion, high-energy, and low energy proton SEE

sensitivity of 90-nm RHBD SRAMs // IEEE Transaction on Nuclear Science. 2010. vol. 57. no. 6. pp. 3493-3499.

89. E. H. Cannon, J. Tostenrude, M. Cabanas-Holmen, B. Meaker, C. Neathery, M. Carson and R. Brees At-speed SEE Testing of RHBD Embedded SRAMs // IEEE Transaction on Nuclear Science. 2013. Vol. 60. no. 6. P. 4207-4213.

90. Д. Кемени, Д. Снелл, Д. Томпсон Введение в конечную математику. - М.: Мир, 1965. - 488 с.

91. International Technology Roadmap for Semiconductors 2007 Yield Enhancement Available at: http://www.itrs2.net/itrs-reports.html. (дата обращения: 20.01.2016)

92. Альфонсо Д.М., Исаев М.В., Костенко В.О. Разработка системы тестирования и повышения выхода годной продукции для кэш-памяти микропроцессора // Вопросы радиоэлектроники. 2014. №2 3. сер. ЭВТ. С. 106118.

93. Ad J. Van de Goor, G. N. Gaydadjiev, V. G. Mikitjuk, V. N. Yarmolik March LR: a test for realistic linked faults // 14th VLSI Test Symosium, Proceedings. 1996. P. 272-280.

94. Sridharan V., Liberty D. A study of DRAM failures in the field // International Conference for High Performance Computing Networking Storage and Analysis. IEEE. 2012. P. 1-11.

95. Золотарев В.В., Овечкин Г.В. Помехоустойчивое кодирование. Методы и алгоритмы: Справочник // М.: Горячая линия - Телеком, 2004. - 121 с.

96. Городецкая Г. Восстановление работоспособности элементов памяти с раздельным питанием // Компоненты и технологии. 2010. № 10. С. 127-134.

97. Левин К.Э., Петров К.А., Стенин В.Я. Моделирование декодеров хсяо с проектными нормами КМОП 28, 65, 180 нм при минимизированном составе элементов // Вестник НИЯУ МИФИ. 2015. Т.4. № 4. С. 362.

98. В.К. Саргсян Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти: дис. ...канд. тех. наук: 05.13.12 / Саргсян Вреж Каренович - М.: НИУ МИЭТ, 2015. - 118 с.

99. D. Das Sharma, F.J. Meyer, D.K. Pradhan Yield optimization of redundant multimegabit RAM's using the center-satellite model // International Conference on Wafer Scale Integration, Proceedings. 1992. P. 200-209.

100. L. D. Hung, M. Goshima, S. Sakai SEVA: A Soft-Error- and Variation-Aware Cache Architecture // 12th Pacific Rim International Symposium on Dependable Computing, Proceedings. 2006. P. 1-8.

101. T.-H. Wu, P.-Y. Chen, M. Lee A Memory Yield Improvement Scheme Combining Built-In Self-Repair and Error Correction Codes // IEEE International Test Conference, Proceedings. 2012. P. 1-9.

102. Цой М. О., Альфонсо Д. М. Разработка модулей локального хранения и обработки информации о дефектах в блоках кэш-памяти процессора с энергонезависимой памятью // Радиопромышленность. 2020. Т. 30, № 4. С. 111-118.

103. Рябцев В.Г., Волобуев С.В. Имплементация памяти в систему на кристалле со встроенными средствами самотестирования и самовосстановления // Изв. вузов. Электроника. 2019. Т. 24. №2 3. С. 239-246.

104. Рябцев В.Г., Волобуев С.В. Встроенные средства саморемонта оперативной памяти системы на кристалле // Изв. вузов. Электроника. 2020. Т. 25. № 4. С. 339-346.

105. Шевченко П.А., Щигорев Л.А. Анализ функционально-алгоритмических методов повышения сбоеустойчивости многоядерных СБИС, использующих процессор цифровой обработки сигналов NEUROMATRIX //17-я Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2015», Москва, доклады, Т.2, 2015, стр. 677-681.

106. Шагурин И.И., Шевченко П.А., Щигорев Л.А. Оценка возможности применений схемотехнических методов повышения стойкости многоядерных СБИС, использующих процессор цифровой обработки сигналов NEUROMATRIX, к воздействию специальных факторов // Научная сессия НИЯУ МИФИ-2015, Аннотации докладов, т.2, стр. 117.

107. Щигорев Л.А. Методы повышения сбое- и отказоустойчивости элементов встроенной статической оперативной памяти // XIX Международная телекоммуникационная конференция студентов и молодых ученых «Молодежь и наука». Тезисы докладов, Ч.1. М: НИЯУ МИФИ, 2015. стр. 165-166.

108. Щигорев Л.А. Особенности использования резервных элементов статической оперативной памяти в многоядерных СБИС, использующих архитектуру процессора NEUROMATRIX //18-я Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2016», Москва, доклады, Т.2, 2016, стр. 806-811.

109. Шагурин И.И., Щигорев Л.А. Сравнительный анализ комбинированных методов повышения сбое- и отказоустойчивости блоков статической оперативной памяти // Известия высших учебных заведений. Электроника. 2016, Т. 21, № 4. С. 347-352. (ВАК & Web of Science)

110. Щигорев Л.А. Организация саморемонта блоков статической оперативной памяти с резервными элементами// Проблемы разработки перспективных микро- и наноэлектронных систем-2016 Сб. трудов. / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть III. С. 178-185. (ВАК)

111. Shchigorev L.A., Shagurin I.I. Combined methods of tolerance increasing for embedded SRAM // 1st International Telecommunication Conference "Advanced Micro- and Nanoelectronic Systems and Technologies" / IOP Conference Series: Materials Science and Engineering. Vol. 151, №1. 2016. 012004. P. 1-5. (Scopus & Web of Science)

112. Щигорев Л.А. Сравнение методов обхода поврежденных ячеек статической оперативной памяти в многоядерных СБИС, использующих архитектуру процессора цифровой обработки сигналов NEUROMATRIX //19-я Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2017», Москва, доклады, Т.2, 2017, стр. 622-626.

113. Щигорев Л.А. Методы исправления последствий отказов в блоках статической оперативной памяти// Труды НИИСИ РАН. М.: НИИСИ РАН,

2017. Т.2, № 2. С. 110-114.

114. Щигорев Л.А. Применение шины диагностики в задаче саморемонта блоков статической оперативной памяти // Нано- и микросистемная техника.

2018, Т. 20, № 2. С. 98-106. (ВАК & Web of Science)

115. Щигорев Л.А. Повышение сбое- и отказоустойчивости блоков статической оперативной памяти СнК при помощи резервных столбцов //20-я Международная конференция «Цифровая обработка сигналов и ее применение - DSPA-2018», Москва, доклады, Т.2, 2018, стр. 708-712.

116. Пат. 2667786 C1, МПК G11C 29/04. Устройство встроенного саморемонта с резервными элементами / Щигорев Л.А. - Опубл. 24.09.2018. - Бюл. №27. - 31 С.

117. Щигорев Л.А. Развитие структуры и алгоритма работы устройства встроенного саморемонта статической оперативной памяти // Проблемы разработки перспективных микро- и наноэлектронных систем-2018 Сб. трудов. / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2018. Выпуск II. С. 123-129. (ВАК)

118. Shchigorev L.A., Shagurin I.I. Comparision of hardware and timing penalties for eliminating SRAM failures // 2nd International Telecommunication Conference "Advanced Micro- and Nanoelectronic Systems and Technologies" / IOP Conference Series: Materials Science and Engineering. Vol. 498, №1. 2019. 012017. P. 1-8. (Scopus & Web of Science)

119. Щигорев Л.А., Шагурин И.И. Комбинированные методы парирования сбоев и отказов статической оперативной памяти в «системах на кристалле» // Проблемы разработки перспективных микро- и наноэлектронных систем. 2020. Выпуск 1. С. 148-154. (ВАК)

120. Щигорев Л.А. Развитие устройств встроенного саморемонта блоков статической оперативной памяти // Электронная техника. Серия 3: микроэлектроника. 2021, Т.182, № 2. С. 17-24. (ВАК)

121. Щигорев Л.А. Эффективность методов повышения сбое- и отказоустойчивости блоков статической оперативной памяти // Микроэлектроника. 2022, Т.51, № 4. С. 313-4. (ВАК)

Приложение

УТВЕРЖДАЮ

АКТ

о внедрении результатов кандидатской диссертационной работы Щигорева Леонида Алексеевича

Комиссия в составе:

Председатель комиссии - Черников В.М.. начальник отделения, к.т.н.: Члены комиссии - Чумаченко Г.О., начальник отдела, к.т.н..

Дрягапкин Д.И.. главный специалист.

настоящим актом подтверждает, что результаты диссертационной работы Щигорева Л.А. «Комбинированные методы повышения сбое- и отказоустойчивости блоков статической оперативной памяти в составе «систем на кристалле», представленной на соискание ученой степени кандидата техническим наук, использовались в ЗАО НТЦ «Модуль» при выполнении ОКР «Процессор-11».

Предложенные в диссертации структуры и алгоритмы устройств встроенного саморемонта (УВСР) СОЗУ, а также комбинированный метод повышения сбое- и отказоустойчивости были внедрены в рамках работ по созданию СБИС МИВЭМ (микросхемы интегральной. высокопроизводительной. энергоэффективпой. мультимедийной) на основе микропроцессорных ядер PowerPC и NMC3. В подсистему памяти PowerPC, использующей побайтовое разбиение блока памяти, устройства коррекции одиночной и обнаружения двойной ошибок и побайтовый контроль четности введены резервные столбцы. Управление резервными столбцами осуществляется по принципу многократного ремонта, Для его осуществления использовано УВСР, работающее с устройством встроенного самотестирования (УВСТ) при учете информации о расположении поврежденных элементов. УВСР на основе анализатора ремонта, хранящего вектор ошибки, позволяет сократить аппаратурные затраты до 29%, а время прохождения сигнала до 35% по сравнению с УВСР на основе анализатора ремонта, хранящего адрес поврежденного столбца.

Председатель комиссии: Члены комиссии:

Дрягапкин Д.И.