Исследование, разработка и применение ассоциативной памяти для организации параллельных вычислительных процессов в системе с автоматическим распределением ресурсов тема диссертации и автореферата по ВАК РФ 05.13.15, кандидат технических наук Чумаченко, Георгий Олегович

• Чумаченко, Георгий Олегович
• кандидат технических наук
• 2005

Оглавление диссертации кандидат технических наук Чумаченко, Георгий Олегович

Введение.

Глава 1. Исследование модели вычислений, управляемых потоком данных.

1.1 Проблемы повышения производительности вычислительных систем фон-неймановской архитектуры.

1.2 Основные принципы модели вычислений, управляемых потоком данных.

1.3 Эволюция модели вычислений, управляемых потоком данных.

1.3.1 Статическая модель вычислений, управляемых потоком данных.

1.3.2 Динамическая модель вычислений, управляемых потоком данных.

1.4 Анализ факторов, влияющих на параллелизм вычислительных процессов в ПВС на базе динамической модели.

1.5 Выводы к первой главе.

Глава 2. Разработка принципов функционирования ассоциативной памяти для управления параллельными вычислительными процессами.

2.1 Исследование гибридной динамической модели вычислений, управляемых потоком данных, с динамически формируемым контекстом.

2.1.1 Структура программы и принцип ее выполнения.

2.1.2 Принципы управления контекстом параллельных вычислительных процессов.

2.1.3 Принципы многократной рассылки операндов.

2.1.4 Принципы определения готовности параллельных вычислительных процессов к запуску.

2.1.5 Принципы распределения параллельных вычислительных процессов по процессорным элементам.

2.1.6 Механизмы управления параллельными вычислительными процессами.

2.2 Постановка задачи и пути ее решения.

2.3 Общие принципы реализации механизмов управления параллельными вычислительными процессами в ассоциативной памяти.

2.3.1 Система команд ассоциативной памяти.

2.3.2 Общий принцип выполнения команда АП.

2.3.3 Исследование особенностей выполнения команд АП, обусловленных наличием кратности.

2.4 Алгоритмы выполнения команд ассоциативной памяти.

2.4.1 Принципы выполнения команды «Синхронизация запуска подпрограммы узла по входным данным».

2.4.2 Принципы выполнения команды «Аппаратная косвенная переадресация токена»

2.4.3 Принципы выполнения команды «Аппаратно-программная косвенная переадресация токена».

2.4.4 Принципы выполнения команды «Подсчет количества событий».

2.4.5 Принципы выполнения команды «Стирание токена».

2.4.6 Принципы выполнения команды «Чистка ассоциативной памяти».

2.4.7 Обобщение вариантов взаимодействия токенов различных типов. Таблица взаимодействия токенов.

2.5 Выводы к второй главе.

Глава 3. Принципы функционирования аппаратуры ассоциативной памяти ВСАРР.

3.1 Структура и принципы функционирования вычислительной системы с автоматическим распределением ресурсов.

3.2 Исследование особенностей функционирования Блока ассоциативного сравнения ассоциативной памяти ВСАРР.

3.3 Разработка структуры ассоциативной памяти ВСАРР.

3.3.1 Принципы модульного построения ассоциативной памяти ВСАРР.

3.3.2 Метод распределения токенов по модулям ассоциативной памяти.

3.3.3 Особенности использования механизма маскирования полей ключа токена, обусловленные модульным построением ассоциативной памяти.

3.4 Принципы функционирования аппаратуры модуля ассоциативной памяти ВСАРР

3.4.1 Структурная схема и общий алгоритм функционирования МАП.

3.4.2 Реализация механизма блокировки взаимодействия токенов различных типов

3.4.3 Обработка исключительных ситуаций в ассоциативной памяти.

3.4.4 Принципы прерывания обработки множественного отклика.

3.4.5 Принципы выполнения команд АП, взаимозависимых между собой по ключу верхнего токена.

3.4.6 Принципы работы БВК при выполнении команд АП, взаимозависимых между собой по кратности нижнего токена.

3.5 Выводы к третьей главе.

Глава 4. Создание макета модуля ассоциативной памяти вычислительной системы с автоматическим распределением ресурсов.

4.1 Выбор элементной базы макета. Обоснование использования ПЛИС как элементной базы макета.

4.2 Структура макета ВСАРР и конструктивные решения для него.

4.3 Инструментальная среда и методология проектирования макета.

4.4 Макет модуля ассоциативной памяти ВСАРР.

4.4.1 Конструктивное исполнение модуля ассоциативной памяти.

4.4.2 Функциональность Блока управления макета МАП.

4.4.3 Инициализация макета ВСАРР и начало работы.

4.4.4 Методы отладки макета модуля ассоциативной памяти.

4.5 Перспективы развития макета модуля ассоциативной памяти.

4.6 Поведенческая модель ВСАРР.

4.7 Краткий обзор средств системы программирования для ВСАРР.

4.8 Результаты проверки эффективности использования команд ассоциативной памяти на примере тестового набора программ.

4.8.1 Результаты выполнения тестовой задачи умножения матриц.

4.8.2 Результаты выполнения тестовой задачи пузырьковой сортировки.

Введение диссертации (часть автореферата) на тему «Исследование, разработка и применение ассоциативной памяти для организации параллельных вычислительных процессов в системе с автоматическим распределением ресурсов»

Актуальность темы

Современные вычислительные системы (ВС) обладают колоссальной производительностью и позволяют решать очень сложные научные и инженерные задачи. Однако по-прежнему существует целый круг задач, для которых производительности существующих ВС не хватает - по некоторым оценкам, для решения многих задач, стоящих на данный момент перед человечеством, необходимы ВС с производительностью 1014 - 1015 операций в секунду. Наиболее перспективным способом увеличения производительности ВС является распараллеливание вычислений, так как технологический путь развития имеет принципиальные физические ограничения.

Центральной проблемой распараллеливания вычислений является выбор базовой модели параллельных вычислений. Подавляющее большинство современных параллельных вычислительных систем (ПВС) построено на принципах фон-неймановской модели, однако эти ПВС характеризуются крайне низкой эффективностью загрузки процессоров - около 12-15% на задачах проблемного характера. Низкая загрузка процессоров ПВС традиционной архитектуры обусловлена большими накладными расходами на синхронизацию параллельных вычислительных процессов и проблемой когерентности кэш-памяти процессоров. В связи с этим интенсивно исследуются другие модели - асинхронные, потоковые, функциональные, реляционные и др., более естественно отражающие идею параллельных вычислений. Одной из наиболее перспективных моделей является модель вычислений, управляемых потоком данных.

В отделе «Проблем построения информационно-вычислительных систем высокого параллелизма» Института проблем информатики Российской Академии Наук под руководством академика B.C. Бурцева проводится разработка и исследование новых принципов организации вычислительного процесса, воплощенных в гибридной динамической модели с динамически формируемым контекстом (ДФК), в которой вычисления управляются потоком данных. Практической реализацией принципов данной модели является проект по созданию вычислительной системы с автоматическим распределением ресурсов (ВСАРР).

Основной целью создания гибридной динамической модели с ДФК является разработка принципов, позволяющих, с одной стороны, создавать программы с максимальной степенью параллелизма, а с другой - эффективно реализовывать данный параллелизм при выполнении программы на аппаратуре ВСАРР. Поэтому, от других моделей вычислений данную модель отличает ряд оригинальных свойств, обуславливающих:

- эффективную организацию параллельных вычислительных процессов за счет снижения накладных расходов на их создание

- эффективную реализацию параллелизма вычислительных процессов за счет аппаратного автоматического распределения ресурсов.

Для эффективной организации параллельных вычислений в гибридной динамической модели с ДФК должен присутствовать ряд механизмов, с помощью которых программист имеет возможность эффективного управления параллельными вычислительными процессами. К таким механизмам относятся механизм управления потоками данных, механизм сборки «мусора» и событийный механизм.

Актуальность данной диссертации определяется важностью задачи реализации механизмов управления параллельными вычислительными процессами таким образом, чтобы они максимально эффективно выполняли свои функции с минимальными накладными расходами. Для достижения данной цели впервые было предложено реализовать данные механизмы на аппаратном уровне с использованием ассоциативной памяти (АП).

Цель и задачи работы

Целью диссертационной работы является исследование и разработка принципов эффективного функционирования механизмов управления параллельными вычислительными процессами гибридной динамической модели с ДФК с использованием ассоциативной памяти.

Для достижения поставленной цели в работе были сформулированы и решены следующие задачи:

1. Исследование принципиально новой модели вычислений - гибридной динамической модели с ДФК.

2. Анализ механизмов управления параллельными вычислительными процессами в гибридной динамической модели с ДФК и сравнение вариантов программной и аппаратной реализации их выполнения.

3. Разработка принципов эффективной аппаратной реализации механизмов управления параллельными вычислительными процессами с использованием АП.

4. Разработка системы команд АП, аппаратно реализующей механизмы управления параллельными вычислительными процессами.

5. Разработка структуры и принципов функционирования Блока управления АП, обеспечивающего выполнение системы команд АП.

6. Практическая реализация разработанных аппаратных решений в макете модуля АП, входящего в состав макета ВСАРР.

7. Проверка на поведенческой модели ВСАРР эффективности предложенных принципов аппаратной реализации в Блоке управления АП выполнения механизмов управления параллельными вычислительными процессами на примере выполнения тестовых программ.

Объект и предмет исследования

Объектом исследования являются гибридная динамическая модель с ДФК и ее практическая реализация - ВСАРР. Предметом исследования являются принципы эффективного функционирования механизмов управления параллельными вычислительными процессами за счет аппаратной реализации их выполнения в Блоке управления АП.

Методы исследования

Исследования проводились с использованием метода анализа и сравнения, теории организации параллельных вычислений, теории построения высокопроизводительных вычислительных систем, теории проектирования ЭВМ и методик проектирования сложных вычислительных комплексов с применением систем автоматизированного проектирования, метода эмпирического исследования (эксперимента). Аппаратная реализация макета модуля АП велась в соответствии с принципами нисходящего проектирования с использованием объектно-ориентированного подхода.

Научная новизна

Научная новизна данной работы заключается в том, что впервые предложено реализовать аппаратное выполнение в АП всех основных механизмов управления параллельными вычислительными процессами гибридной динамической модели с ДФК.

Основные научные результаты работы состоят в следующем:

• проведен анализ гибридной динамической модели с ДФК, в результате которого определено, что принципы организации вычислительного процесса данной модели позволяют реализовать максимальный параллелизм вычислительных процессов программы за счет снижения накладных расходов на их организацию и аппаратного автоматического распределения ресурсов;

• проведен анализ механизмов управления параллельными вычислительными процессами рассматриваемой модели, на основе которого впервые предложено реализовать данные механизмы на аппаратном уровне при помощи системы команд АП, выполняемых Блоком управления АП;

• впервые разработана система команд АП, аппаратно реализующая механизмы управления параллельными вычислительными процессами гибридной динамической модели с ДФК;

• впервые разработаны алгоритмы выполнения команд АП и введены специальные типы токенов, инициирующих выполнение команд АП.

• разработана структура и принципы функционирования Блока управления модуля АП;

• разработанные аппаратные решения реализованы в макете модуля АП, входящего в состав макета ВСАРР;

• разработанная система команд АП используется в поведенческой модели ВСАРР;

• проведено исследование прохождение тестовых программ на поведенческой модели, которое показало как преимущество принципиально нового принципа организации параллельных вычислительных процессов во ВСАРР, так и эффективность использования предлагаемой в данной диссертации системы команд АП.

Практическая значимость

Практическая значимость работы заключается в следующем:

1. Разработанные в диссертационной работе принципы аппаратной реализации механизмов управления параллельными вычислительными процессами повышают эффективность выполнения программ за счет снижения накладных расходов на управление параллельными вычислительными процессами.

2. Разработанная в диссертационной работе система команд АП вошла в систему команд ВСАРР, которая является практической реализацией основных принципов гибридной динамической модели с ДФК.

3. Разработанные в диссертационной работе принципы аппаратного управления параллельными вычислительными процессами могут использоваться при разработке широкого класса ПВС архитектуры потока данных.

4. Реализация макета Блока управления модуля АП, входящего в макет ВСАРР, позволила оценить и отработать аппаратные решения, направленные на повышение эффективности функционирования данного блока.

Положения, выносимые на защиту:

1. Анализ механизмов управления параллельными вычислительными процессами в гибридной динамической модели с ДФК и вариантов их реализации.

2. Предложенные принципы аппаратной реализации механизмов управления параллельными вычислительными процессами при помощи системы команд АП, выполняемых Блоком управления АП.

3. Созданный с применением ПЛИС макет Блока управления модуля АП, входящий в состав макета ВСАРР.

4. Результаты выполнения на поведенческой модели ВСАРР тестовых программ, иллюстрирующих эффективность использования предложенных команд АП.

Реализация результатов работы

Разработанные теоретические положения и новые технические решения экспериментально апробированы на макете ВСАРР. Результаты работы реализованы в Институте проблем информатики РАН (ИПИ РАН) в отделе Проблем построения информационно-вычислительных систем высокого параллелизма при исследовании и разработке архитектуры ВСАРР, а также при реализации проекта по созданию макета и поведенческой модели данной вычислительной системы.

Апробация работы

Основные положения и результаты работы докладывались и обсуждались на научных семинарах в ИПИ РАН 2001-2005 гг., а также на ряде международных и всероссийских конференций в период с 2001 года по 2005 года: на международной молодежной научной конференции «XXVII Гагаринские чтения» (МАТИ-РГТУ, Москва, 2001); на Всемирной выставке по информационным технологиям CeBIT-2003 (Ганновер, Германия, 2003); на международной научно-технической конференции «Интеллектуальные и многопроцессорные системы ИМС'2003» (пос. Дивноморское, 2003); на Первой Всероссийской научной конференции «Методы и средства обработки информации-2003» (МГУ, Москва, 2003); на международной научно-технической конференции «Искусственный интеллект. Интеллектуальные и многопроцессорные системы - 2004» (пос. Кацивели, Крым, 2004); на «II Научной сессии Института проблем информатики Российской академии наук: Проблемы и методы информатики» (Москва, 2005).

Публикации

По материалам диссертационной работы опубликовано 7 печатных работ, список которых приводится в конце автореферата.

Структура и объем диссертации

Диссертационная работа состоит из введения, четырех глав и списка литературы из 70 наименований.

Заключение диссертации по теме «Вычислительные машины и системы», Чумаченко, Георгий Олегович

Основные результаты диссертационной работы.

1. На основе анализа принципов организации параллельных вычислений в семействе моделей вычислений, управляемых потоком данных, выявлены факторы, существенно влияющие на степень распараллеливания вычислительного процесса решаемой задачи:

- временные накладные расходы на организацию параллельных вычислительных процессов (выделение контекста для параллельной активации функции, выделение ресурса памяти токенов и т.п.);

- жесткое закрепление ячеек памяти токенов (памяти фреймов) за каждой активацией функции;

- неоптимальные алгоритмы распределения готовых к выполнению параллельных вычислительных процессов по процессорным элементам.

2. Проведено исследование принципиально новой модели вычислений - гибридной динамической модели с ДФК, на основании которого показано, что принципы организации вычислительного процесса данной модели позволяют реализовать максимальный параллелизм вычислительных процессов программы за счет снижения накладных расходов на их организацию и аппаратного автоматического распределения ресурсов.

3. Проведен анализ механизмов управления параллельными вычислительными процессами гибридной динамической модели с ДФК, на основе которого впервые предложено реализовать данные механизмы на аппаратном уровне в Блоке управления АП.

4. Впервые разработана система команд АП, реализующая механизмы управления параллельными вычислительными процессами гибридной динамической модели с ДФК.

5. Впервые разработаны алгоритмы выполнения команд АП и введены специальные типы токенов, инициирующие выполнение команд АП.

6. Исследована структура и основные принципы функционирования ВСАРР, в составе которой АП играет центральную роль.

7. Разработана модульная структура АП ВСАРР, призванная обеспечить необходимую пропускную способность АП.

8. Обоснована необходимость применения в модуле АП аппаратного ассоциативного запоминающего устройства, что, с учетом последних достижений микроэлектроники и тенденций рынка телекоммуникационных компонентов, стало возможным.

9. Разработаны структура и принципы функционирования Блока управления модуля АП, осуществляющего аппаратное выполнение алгоритмов предложенных команд и обрабатывающего исключительные ситуации, возникающие при выполнении команд.

10. Для практической реализации предложенных аппаратных решений и концептуальной проверки разработанных команд с применением ПЛИС создан макет модуля АП, вошедший в состав макета ВСАРР.

11. На поведенческой модели ВСАРР проведено исследование выполнения тестовых программ, результаты которого подтвердили эффективность использования разработанных в данной диссертации принципов аппаратной реализации в АП механизмов управления параллельными вычислительными процессами.

Заключение

Список литературы диссертационного исследования кандидат технических наук Чумаченко, Георгий Олегович, 2005 год

1. Бурцев B.C., «О необходимости создания суперЭВМ в России», в сборнике статей «Параллелизм вычислительных процессов и развитие архитектуры суперЭВМ, М.: ИВВС РАН, 1997

2. Бурцев B.C., «Тенденции развития высокопроизводительных систем и многопроцессорные вычислительные комплексы», в сб.статей «Параллелизм вычислительных процессов и развитие архитектуры суперЭВМ. МВК Эльбрус», Москва, 1998

3. Tadayon P., «Thermal Challenges During Microprocessor Testing», Intel Technology Journal, Sort Test Technology Development, Intel Corporation, Quarter 3, 2000

4. Таненбаум Э., Архитектура компьютера, СПб.:Питер, 2002

5. Таненбаум Э., Современные операционные системы,2-е изд., СПб.:Питер, 2002

6. Van der Wijngaart R.F., The NAS Parallel Benchmark Version 2.4, Report NAS-02-007, October 2002

7. Saphir W., Woo A., Yaroww M., The NAS Parallel Benchmark 2.1 Results, Report NAS-96-010, August 1996

8. Митрофанов В., Слуцкин А., Ларионов К., Эйсымонт Л. Направления развития отечественных высокопроизводительных систем/Юткрытые системы. 2003. № 5.

9. Arvind and R. A. Iannucci. Two Fundamental Issues in Multiprocessing. In Proc. of DFVLR Conf. 1987 on Par. Proc. in Science and Eng., Bonn-Bad Godesberg, W. Germany, June 1987.

10. Майерс Г., Архитектура современных ЭВМ, 2-й том, М:.Мир, 1985

11. Dennis J., Misunas D., A preliminary Architecture for a Basic Data-Flow Processor, In Proceedings of the 2nd annual symposium on Computer architecture, pp.126 132, ACM Press New York, NY,1975

12. Dennis J., First version of a Dataflow Procedure Language, In G. Goos and J. Hartmanis, editors, Proceeding of the Programming Symposium, Paris, 1974, Springer-Verlag, Berlin, 1974. Lecture notes in Computer Science 19.

13. Jagannathan R., Dataflow Models, «Parallel and Distributed Computing Handbook» (Editor E.Y.Zomaya), McGraw-Hill, 1995

14. Arvind, Brobst S., The Evolution of Dataflow Architectures from Static Dataflow to P-RISC, In Proceeding of Workshop on Massive Parallelism: Hardware, Programming and Application, Amalfi, Italy, October 1989.

15. Comte D., Hifdi F.,LAU multiprocessor: Microfunctional description and technologic choise,in Proc. 1-st Eur.Conf.Parallel and Distrib.proc.,Feb.l979, pp.8-15

16. Comte D., Hifdi F., Syre J.C, The data driven LAU multiprocessor system: Results and perspective, in Proc. World Comput.Congress IFIP'80, Oct. 1980, pp. 175-180

17. Chong Y.M., Data flow chip optimizes image processing, Comput.Design, October, 1984, pp. 97-103

18. Arvind, Gostelow K. P., The U-interpreter, IEEE Computer, February, 1982, pp.42-49

19. Arvind, Kathail V., Pingali K., A Dataflow Architecture with Tagged Tokens. Technical Report TM 174, Computation Structure Group, MIT Laboratory for Computer Science, 545 Technology Square, Cambri

20. J.G.D. da Silva, A Pseudo-Associative Matching Store for the Manchester Prototype Dataflow Computer, Ph.D. Thesis, Department of Computer Science, University of Manchester, February 1982

21. Papadopoulos G.M., Implementation of a General-Purpose Dataflow Multiprocessor. Ph.D. thesis, Laboratory for Computer Science, Massachusetts Institute of Technology, Cambrige, MA 02139, 1988

22. Gurd J.R., The Manchester Dataflow Machine, Computer Physics Communications, Vol.37, pp. 49-62, July, 1985

23. Arvind and V. Kathail, A multiple processor dataflow machine that supports generalized procedures, in Proc. 8th ISCA, May 1981, pp 291-302.

24. Hiraki K., Nishida K., Sekiguchi S, Shimada Т., Status report of SIGMA-1: A dataflow supercomputer, Advanced topics in dataflow computing, J.-L. Gaudiot and L.Bic, eds., Prentice Hall, 1991,pp. 207-223

25. Culler D., Papadopoulos G., The Explicit Token Store, Journal of parallel and distributed computing, №10,1990,289-308

26. Papadopoulos G.M., Culler D. E., Monsoon: an Explicit Token-Store Architecture, in Proc. 17th ISCA, June 1990, pp. 82-91

27. Traub K.R., Papadopoulos G.M., Beckerle M.J., Hicks J.E., Young J., Overview of the Monsoon Project, in Proc. 1991 Intl. Conf. Comput. Design, 1991, pp. 150 155.

28. Grafe V.G., Hoch J.E., The Epsilon-2 Multiprocessor System, J. Parall. Distr. Comput., 10 (1991), pp. 309-318

29. Ang B.S., Arvind, Chiou D., StarT the next Generation: Integrating Global Caches and Dataflow Architecture, Advanced Topic in Dataflow Computing and Multithreading, G.R. Gao, L. Bic and J.-L. Gaudiot, eds, IEEE Computer Society Press, 1995, pp. 19-54

30. Culler D. E., Managing Parallelism and Recourses of Scientific Dataflow Programs, Ph.D. thesis, Department of Electrical Engineering and Computer Science, Massachusetts Institute of Technology, Cambrige, June 1989

31. Bic L., Al-Mouhamed M., The EM-4 under implicit parallelism, in Proc. 1993, Intl. Conf. Supercomputing, July 1993,

32. Nikhil R.S., Papadopoulos G.M., Arvind,*T:A multithreaded massively parallel architecture, in Proc. 19th ISC A, May 1992, pp. 156-167

33. Young J., Context Management in the ID Run Time System, Computation Structure Group Memo 319, Massachusetts Institute of Technology, Cambrige, September 1990

34. Brobst S., Hicks J., Papadopoulos G., Young J., ID Run-time system, Computation Structure Group Memo 311, November, 1990

35. Chiou D.T., Frame Memory Management for the Monsoon Dataflow Computer. Master's thesis, MIT, EECS, Laboratory for Computer Science, Cambridge, MA, Sept. 1992

36. Arvind, Nikhil R.S., Executing a program on the MIT Tagged-Token Dataflow Architecture, IEEE Transactions of computers, Vol. 39, №3, March 1990

37. Ianucci R.A., Toward Dataflow/von Neumann Hybrid Architecture, In Proceedings 19th Annual International Symposium on Computer Architecture, pp.131-140, ACM Press, 1988

38. Hicks J., Chiou D., Ang B.S., Arvind, Performance Studies of Id on the Monsoon Dataflow System, Journal of Parallel and Distributed Computing, 18 (3):273-300, 1993

39. Березко A.M., «Принципы действия и архитектура манчестерской потоковой машины», отчет по теме «Анализ современного состояния архитектур вычислительных машин потока данных», Москва, 1988

40. Hiraki К., Sekiguchi S., Shimada Т., Load Scheduling Scheme Using Inter-PE Network. Technical Report, Computer Science Division, Electrotechnical Laboratory, 1-1-4 Umezono, Sakura-mura, Niihari-gun, Ibaraki, 305, Japan, 1987.

41. H.H. Левченко, Аппаратно-программные средства работы с динамически формируемым контекстом в системе с автоматическим распределением ресурсов, диссертация на соискание ученой степени кандидата технических наук, ИПИ РАН, Москва, 2005

42. Network Search Engine 256K Entries, Advanced information IDT 75K72100, Datasheet, http:/Avwwl.idt.com/pcms/products.taf?catID=58523

43. SiberCAM Ultra-18M SCT1842, Product brief datasheet, httr)://www.sibercore.com/ MOSAID Class-IC DC 18288 Network Search Engine 18 Mbit Ternary CAM, Datasheet, http://www.mosaid.com/corporate/home/index.php

44. Grevlen 0, «The Evolution of Dataflow Computers Project Paper for 45214 Computer Architecture», University of Trondheim, 1994

45. T 75K72100 Dynamic Power Management, Application Note AN-274, http://wwwl.idt.com/pcms/products.taf?catID=58523

46. Янкевич E.A., Организация параллельных вычислительных процессов в исполнительных устройствах машины нетрадиционной архитектуры, диссертация на соискание ученой степени кандидата технических наук, ИПИ РАН, Москва, 2003

47. Окунев А.С., Об одном методе подсчета глобальной кратности в вычислительной системе с автоматическим распределением ресурсов // Методы и средстваобработки информации 2005. Труды Всероссийской научной конференции. М.:

48. Московский государственный университет ми. М.В. Ломоносова, 2005

49. Шнитман В.З., Кузнецов С.Д. Аппаратно-программные платформы корпоративныхинформационных систем Электронный ресурс. // Центр Информационных

50. Технологий. 1996. - Режим доступа:http://citforum.ru/hardware/appkis/contents.shtml. Загл. с экрана.

51. Шнитман В.З., Кузнецов С.Д. Серверы корпоративных баз данных Электронныйресурс. // Центр Информационных Технологий. 1997. - Режим доступа:http://citforum.ru/database/skbd/contents.shtml. Загл. с экрана.

52. Кнут Д., Искусство программирования, том 3. Сортировка и поиск, 2-е изд., М.:

53. Издательский дом "Вильяме", 2000.

54. Beckerle M.J. Overview of the START (*T) multithreaded computer//Proc. COMPCON'93,1993. P. 148-156.

55. Комолов Д.А. и др. САПР фирмы Altera MAX + Plus II и Quartus П//РадиоСофт. 2002.

56. Стешенко В.Б. «ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов.», М.: Додэка, 2000.

57. Altera Corporation. APEX 20К Programmable Logic Device Family. Data Sheet. August 1999. ver.2.02.

58. Watson I., Gurd J.R., A prototype data flow computer with token labeling, in Proc. National Comput. Conf., June, 1979, pp. 623-628

59. Watson I., Gurd J.R., A practical data flow computer, IEEE Computer, 15 (Feb. 1982), pp.51-57

60. Бурцев B.C., Система массового параллелизма с автоматическим распределением аппаратных средств суперЭВМ в процессе решения задачи, сборник научных трудов «Вычислительные машины с нетрадиционной архитектурой», Выпуск 2, ВЦКП РАН, Москва, 1994

61. ПВС параллельная вычислительная система

62. ДФК -динамически формируемый контекст

63. ВСАРР вычислительная система с автоматическим распределением ресурсов1. АП ассоциативная память

64. ПЛИС программируемая интегральная логическая схема

65. МАП модуль ассоциативной памяти

66. ЭВМ -электронная вычислительная машина1. ПТ память токенов

67. ИУ — исполнительное устройство1. ОС операционная система1. ПЭ процессорный элемент1. ПК память команд

68. МПРП микропроцессор регуляции параллелизма

69. ООЗУ общее оперативное запоминающее устройство

70. АЗУ ассоциативное запоминающее устройство1. ВБ МАП входной блок МАП

71. РБТПО регистровый буфер токенов с прерванным откликом

72. БПОВТ блок предварительной обработки верхнего токена

73. ИБ АО интерфейсный блок АЗУ и ОЗУ

74. СФСА схема формирования свободных адресов

75. PC АЗУ регистр совпадении АЗУ

76. БОО блок обработки откликов

77. БВК блок выполнения команд1. ФП формирователь пар

78. БТПО буфер токенов с прерванным откликом

79. АБТПО ассоциативный буфер токенов с прерванным откликом

80. БПД блок предварительной дешифрации1. БСК блок сравнения ключей

81. ИНВТ идентификационный номер верхнего токена

82. АБК ассоциативный буфер кратности

83. ОЗУ МАП оперативное запоминающее устройство модуля ассоциативнойпамяти

84. СБИС сверх большая интегральная схема

85. ТЭЗ -типовой элемент замены

86. БУ МАП блок управления модуля ассоциативной памяти