Исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Журавлев Арсений Андреевич

• Журавлев Арсений Андреевич
• кандидат наук
• 2017

Оглавление диссертации кандидат наук Журавлев Арсений Андреевич

ВВЕДЕНИЕ

ГЛАВА 1. АНАЛИЗ СУЩЕСТВУЮЩИХ МЕТОДОВ АВТОМАТИЧЕСКОЙ ГЕНЕРАЦИИ ТОПОЛОГИИ АНАЛОГОВЫХ СХЕМ

1.1 Основные требования к размещению элементов аналоговых схем

1.2 Методы описания плана размещения элементов аналоговых схем

1.3 Методы размещения элементов

1.4 Методы размещения и разводки элементов

1.5 Программные среды для проектирования аналоговых схем

1.6 Выводы

ГЛАВА 2. ОСОБЕННОСТИ ПРОЕКТИРОВАНИЯ ТОПОЛОГИИ БАЗОВЫХ АНАЛОГОВЫХ БЛОКОВ

2.1 Анализ источников рассогласования элементов и методы их минимизации

2.2 Основные требования к построению топологии параметризованного базового блока с общим центром

2.3. Разработка алгоритма построения массивов сегментов согласованных элементов

2.4. Выводы

ГЛАВА 3. ПРОЕКТИРОВАНИЕ ПАРАМЕТРИЗОВАННЫХ БАЗОВЫХ АНАЛОГОВЫХ БЛОКОВ НА ОСНОВЕ СОГЛАСОВАННЫХ МАТРИЧНЫХ ЭЛЕМЕНТОВ

3.1 Методика проектирования параметризованных базовых аналоговых блоков

3.2 Экспериментальные результаты

3.3 Выводы

ГЛАВА 4. ПРОЕКТИРОВАНИЕ ПАРАМЕТРИЗОВАННЫХ АНАЛОГОВЫХ ФУНКЦИОНАЛЬНЫХ БЛОКОВ

4.1 Методика проектирования параметризованных аналоговых функциональных блоков

4.2 Экспериментальные результаты

4.3 Выводы

ГЛАВА 5. РАЗРАБОТКА МАРШРУТА ПРОЕКТИРОВАНИЯ АНАЛОГОВЫХ СФ БЛОКОВ С ПРИМЕНЕНИЕМ ПАРАМЕТРИЗОВАННЫХ АНАЛОГОВЫХ БАЗОВЫХ И ФУНКЦИОНАЛЬНЫХ БЛОКОВ

5.1 Анализ и оптимизация маршрута проектирования аналоговых СФ блоков

5.2 Апробация разработанного маршрута проектирования аналоговых СФ блоков

5.3 Выводы

ВЫВОДЫ И ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ

ВВЕДЕНИЕ

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур»

Актуальность работы.

С увеличением степени интеграции сверхбольших интегральных схем (СБИС), с ростом технических и экономических требований к разрабатываемым аналоговым и цифро-аналоговым устройствам усложняются как сами устройства, так и процесс их разработки [1-5]. Современные СБИС могут состоять из нескольких миллиардов элементов. Для создания таких устройств требуются новейшие средства автоматизированного проектирования. В состав ИС могут входить как цифровые блоки, так и аналоговые или цифро-аналоговые блоки. Например, системы на кристалле (System-on-a-Chip, SoC) содержат, как правило, микроконтроллер, блоки памяти, АЦП, стабилизатор питания и др. В таких схемах аналоговые элементы составляют меньшую часть, но в то же время их разработка требует больших затрат ресурсов.

Для проектирования цифровых устройств существуют эффективные современные системы автоматизированного проектирования (САПР), позволяющие автоматически синтезировать как схемы, так и топологию этих схем. Одной из самых распространенных САПР на сегодняшний день является САПР компании Cadence [6]. В процессе проектирования цифровых блоков с использованием средств САПР Cadence создается синтезируемое поведенческое описание схемы на языке Verilog [9], проводится синтез, результатом которого является схема, состоящая из логических вентилей и триггеров, входящих в состав цифровой библиотеки. Разработчику создавать библиотеку цифровых элементов не требуется. Топология полученной схемы реализуется также за счет автоматического синтеза. После этого проводится верификация. Таким образом, весь процесс проектирования цифровых блоков полностью автоматизирован.

Методы автоматизированного проектирования аналоговых схем имеют определенные ограничения. Использование САПР позволяет проектировать аналоговые устройства следующим образом. Схемы проектируются на параметризованных библиотечных элементах. Разработчику необходимо спроектировать схему на таких элементах, определив их основные параметры (например, ширина и длина канала транзистора, сопротивление резистора, емкость

конденсатора и др.). Для подтверждения правильности установленных параметров элементов проводится моделирование схемы, позволяющее определить ее необходимые статические и динамические характеристики, определить влияние разброса параметров элементов на эти характеристики. Топология схемы также выполняется вручную: размещение элементов схемы с заданными параметрами и разводка. При разработке схемы и топологии имеется возможность построения иерархических структур, использование которых упрощает и ускоряет проектирование, а также минимизирует возможность появления ошибок, связанных с копированием элементов, изменением размеров и т.д. После выполнения топологии проводится верификация: проверка проектных норм и соответствие топологии электрической схеме. Затем проводится моделирование схемы с учетом паразитных элементов, экстрагируемых из топологии. При необходимости улучшения характеристик схемы редактируется топология (в некоторых случаях и схема), снова проводится верификация. При этом небольшое изменение в схеме может привести к значительной переработке топологии, что означает увеличение времени, необходимого на выполнение работы. Таким образом, проектирование аналоговых схем - сложный процесс, требующий больших затрат времени и ресурсов. Автоматизированы только отдельные этапы данного процесса.

В настоящей работе представлены методы, позволяющие в значительной степени автоматизировать процесс проектирования аналоговых схем, в том числе синтезировать их топологию. Тем не менее, предложенные решения данной задачи не являются окончательными, имеются нерешенные проблемы [10]. Сложность данной работы заключается в том, что при синтезе аналоговых схем помимо усложняющихся правил проектирования, выполнения согласования элементов схемы, симметричного расположения шин и многих других топологических аспектов, необходимо учитывать специфику работы схемы. Даже оптимальное расположение элементов схемы с точки зрения занимаемой площади может привести к ухудшению некоторых характеристик схемы. То есть методика, позволяющая автоматически синтезировать топологию простых усилителей, может быть совершенно непригодной для синтеза топологии быстродействующих компараторов. Таким образом, исследование и разработка методов проектирования

топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур является актуальной задачей, выполнению которой посвящена данная диссертация.

Цель работы и задачи исследования.

Целью диссертационной работы является исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур, позволяющих синтезировать топологию составных частей этих блоков.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Анализ факторов, влияющих на согласование элементов, и определение основных требований к проектированию параметризованных базовых аналоговых блоков.

2. Разработка алгоритма построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.

3. Разработка методики проектирования параметризованных базовых аналоговых блоков на основе согласованных матричных элементов.

4. Разработка методики проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.

5. Применение разработанных методик и алгоритма при разработке параметризованных аналоговых базовых и функциональных блоков с последующим их применением при проектировании аналоговых СФ блоков.

Научная новизна диссертационной работы заключается в следующих результатах:

1. На основе анализа факторов, влияющих на согласование элементов, определены основные требования к построению параметризованных базовых аналоговых блоков и установлены ограничения на использование в топологии параметризованных базовых аналоговых блоков элементов с минимальными геометрическими размерами.

2. Предложен алгоритм построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а

также количества строк и столбцов в массиве при проектировании параметризованных базовых аналоговых блоков на основе матричных элементов и удовлетворяющих всем критериям согласования.

3. Установлены ограничения на построение массивов сегментов согласованных матричных элементов в зависимости от количества строк и столбцов в массиве, количества матричных элементов в базовом блоке и соотношения количества сегментов в них.

4. Предложена методика проектирования параметризованных базовых аналоговых блоков на основе независимых от технологии согласованных матричных структур.

5. Предложена методика проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.

Практическая значимость работы.

1. Разработан алгоритм, позволяющий организовать сегменты согласованных элементов в массив в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.

2. Разработана уникальная библиотека параметризованных базовых аналоговых блоков, предназначенных для проектирования прецизионных аналоговых и цифро-аналоговых схем.

3. Разработанные методики использовались для создания новых параметризованных аналоговых базовых и функциональных блоков, что позволило расширить набор библиотечных элементов.

4. Разработан маршрут проектирования аналоговых и цифро-аналоговых схем с использованием параметризованных аналоговых базовых и функциональных блоков, с использованием которого в рамках выполнения ОКР спроектирована библиотека аналоговых 1Р блоков и СФ блоков, выполненных по технологии КНИ 180 нм, включающая в себя следующие устройства: компараторы, операционные усилители, источники опорного напряжения, детекторы напряжения питания (супервизоры), аналого-цифровые преобразователи, цифро-аналоговые преобразователи и др.

5. Основные результаты диссертационной работы использовались при выполнение следующих НИР и ОКР:

- «Разработка и изготовление на отечественном предприятии по технологии с минимальными топологическими нормами не более 0,18 мкм библиотеки аналоговых № блоков для использования в составе сверхбольших интегральных схем «система на кристалле» на предприятиях АО «НИИМЭ» и ПАО «Микрон», постановление Правительства Российской Федерации №1410-35.

- «Разработка практических методов проектирования и создания СФ-блоков для аналогово-цифровых наноэлектронных систем с ограниченным ресурсом мощности источника питания с использованием технологии SiGe», Задание Минобрнауки РФ № 8.3459.2017/ПЧ, Научный руководитель Чаплыгин Ю.А.

- «Исследование и разработка методов создания источников и приемников излучения сигналов терагерцового диапазона на основе совместного использования SiGe и GaAs технологий », Договор № 16-29-09588, Руководитель Чаплыгин Ю.А.

- «Разработка конструкций и технологии изготовления трехмерных интегральных структур, повышающих эффективность холодной эмиссии в устройствах микровакуумной техники», по Соглашению о предоставлении Субсидии с Минобрнауки РФ № 14.578.21.0219 от 26.09.2016, Научный руководитель Чаплыгин Ю.А.

На защиту выносятся:

1. Алгоритм построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве.

2. Методика проектирования параметризованных базовых аналоговых блоков на основе согласованных матричных элементов.

3. Методика проектирования параметризованных аналоговых функциональных блоков на основе параметризованных базовых аналоговых блоков.

4. Результаты апробации методик на СФ блоках, спроектированных по технологии КНИ 180 нм с использованием транзисторов А-типа и Н-типа.

Личный вклад автора.

Результаты, изложенные в настоящей диссертационной работе и приведенные в положениях, выносимых на защиту, получены автором лично. Постановка целей и задач исследования, анализ существующих решений, разработка методик и алгоритма, их применение при разработке аналоговых СФ блоков выполнены лично автором.

Апробация работы.

Основные результаты работы докладывались и демонстрировались на следующих научно-технических конференциях:

- 21-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2014», НИУ МИЭТ, г. Москва, 2014г.;

- 7-я Всероссийская межвузовская научно-практическая конференция студентов и аспирантов «Актуальные проблемы информатизации в науке, образовании и экономике - 2014», НИУ МИЭТ, г. Москва 2014г.;

- 57-я Научная конференции МФТИ с международным участием «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, г. Москва, 2014г.;

- 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015», НИУ МИЭТ, г. Москва, 2015г.;

- 23-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2016», НИУ МИЭТ, г. Москва, 2016г.;

- 59-я Научная конференция МФТИ с международным участием. «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, г. Москва, 2016г.;

- 24-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2017», НИУ МИЭТ, г. Москва, 2017г.

Публикации.

По материалам диссертации опубликовано 10 работ, включая 3 статьи в изданиях, входящих в перечень ВАК, 7 - в сборниках научных трудов и тезисах докладов научно-технических конференций.

Структура и объем работы.

Диссертация состоит из введения, пяти глав, заключения, списка использованной литературы, приложения. Объем работы составляет 163 страницы, включая 59 рисунков, 7 таблиц, список источников из 111 наименований.

ГЛАВА 1. АНАЛИЗ СУЩЕСТВУЮЩИХ МЕТОДОВ АВТОМАТИЧЕСКОЙ ГЕНЕРАЦИИ ТОПОЛОГИИ АНАЛОГОВЫХ СХЕМ

Проектирование топологии аналоговых схем можно разделить на три части: разработка топологии отдельных блоков, расположение элементов схемы и разработанных блоков и их разводка. В разработанных аналоговых схемах размеры всех составляющих элементов должны быть предопределены.

1.1 Основные требования к размещению элементов аналоговых схем

При расположении элементов аналоговых схем на кристалле необходимо учитывать их специфику для получения на выходе качественной топологии. При проектировании топологии аналоговых схем, в особенности прецизионных, важнейшими правилами являются согласование элементов, симметричное расположение элементов и компактное расположение элементов [9], [10]. Примеры выполнения этих правил представлены на рисунке 1.1. Согласование элементов требуется для снижения влияния разброса характеристик интегральных элементов, вызванного флуктуацией параметров технологического процесса. Симметричное расположение элементов необходимо как для их согласования, так и для выравнивания паразитных составляющих в шинах. Как правило, шины, предназначенные для дифференциальной передачи сигналов должны располагаться симметрично относительного общего центра и иметь одинаковую длину. Различие паразитных элементов в таких шинах может привести к значительному ухудшению динамических характеристик схемы. Расположение элементов влияет как на их согласование, так и на занимаемую ими площадь. Кроме того, достаточно близко расположенные элементы могут иметь общий карман или могут быть окружены одним охранным кольцом.

а) б) в)

Рисунок 1.1 Примеры выполнения топологических правил: а) согласование элементов; б) симметричное расположение элементов; в) компактное

расположение элементов.

Выполнение этих правил позволяет уменьшить влияние паразитных составляющих, эффектов, связанных с технологическими процессами, что обеспечивает сохранение характеристик схемы. Таким образом, для того чтобы программа, позволяющая автоматически располагать элементы на кристалле, могла быть использована, в ней должны быть заложены приведенные выше правила с целью получения на выходе требуемого расположения элементов. Для этого необходимо введение ограничений для различных аналоговых структур.

1.2 Методы описания плана размещения элементов аналоговых схем

В настоящее время можно выделить два основных подхода описания схемы для определения оптимального размещения элементов [11], [12]. Первым из них является метод, в котором для каждого элемента определяются координаты его расположения. Перемещение элементов осуществляется посредством изменения координат или ориентации. Этот способ позволяет разрешить проблему размещения аналоговых элементов в топологии посредством анализа области допустимого расположения элементов. Одним из основных недостатков данного метода является длительное время выполнения размещения элементов для получения требуемого результата, причем это размещение не всегда оптимальное. Другой недостаток связан с вероятностью недопустимого наложения одного элемента на другой во время выполнения таких процедур, как, например, изменение ориентации. Эта ошибка может возникнуть из-за отсутствия

ограничении, связанных с расположением одного элемента относительно другого. С целью устранения подобных наложений необходимо оптимизировать расположение элементов, например, с помощью алгоритма имитации отжига [13]. Этот метод используется во многих программах (например, в работе [14]) для размещения элементов.

Второй подход основан на использовании топологического описания, в котором кодируются связи между парами элементов. Он представлен в двух вариантах. Основным достоинством этого метода в отличие от предыдущего является меньшее количество итераций для формирования топологических описаний, при этом более сложных и допустимых. Первый вариант, модель секций, представляет собой прямоугольную область, разделенную вертикальными и горизонтальными линиями на секции, которые являются элементами схемы. Данная структура может быть представлена в виде двоичного дерева или в префиксной записи. На рисунке 1.2 представлен пример секционной структуры, ее представление в виде двоичного дерева и префиксной записи [15]. Элементы схемы являются листьями двоичного дерева. Внутренние узлы представлены операторами «+» и «*», обозначающими горизонтальные и вертикальные линии соответственно.

Рисунок 1.2 Секционная структура, ее представление в виде двоичного дерева и соответствующая префиксная запись [15].

При использовании этого метода программа оптимизации не перемещает элементы в явной форме, как в предыдущем методе, а изменяет их относительное расположение посредством модификации двоичного дерева или префиксной записи, кодируя топологию. Тем не менее, этот метод не является оптимальным, поскольку не всегда можно представить топологию в виде секций. Кроме того,

такое описание топологии может ухудшить конечное расположение элементов, особенно в том случае, когда размеры элементов сильно различаются. Как правило, в аналоговых схемах такие случаи имеют место. Уменьшение плотности размещения элементов приводит к ухудшению характеристик схемы. Таким образом, для размещения элементов прецизионных аналоговых схем этот метод не подходит.

Вторым вариантом является топологическое описание без разделения на секции. Главным достоинством этого метода в отличие от предыдущего является сохранение оптимальной плотности размещения элементов. Одной из таких структур является последовательная пара, в которой кодируются топологические соотношения между ячейками «влево-вправо» и «вверх-вниз» [16]. При использовании такой структуры можно установить ограничения на согласование и симметричное расположение элементов. Существование последовательной пары означает обязательное нахождение оптимального решения. Временная сложность алгоритма O(n ) (n - количество элементов). На рисунке 1.3, б представлен пример последовательной пары для соответствующего размещения элементов, представленного на рисунке 1.3, а.

Структура BSG [17] представляет собой мета-сетку без физических размерностей, но в которой перпендикулярные линии разбивают плоскость на квадратные зоны, называемые полями. Для каждой пары полей вводятся

уникальные ортогональные соотношения «справа» и «выше». Временная

2

сложность алгоритма также

O(n) (n - количество элементов). Размещение элементов при использовании этой структуры не всегда оптимальное.

Главным преимуществом структуры упорядоченного дерева (O-дерево) [18] является пониженное время работы, необходимое для размещения элементов, которое линейно зависит от количества элементов O(n) (n - количество элементов). Поскольку каждый элемент дерева имеет единственное место размещения, то устраняется необходимость проведения дополнительных вычислительных итераций, как при использовании последовательной пары или BSG. Если размещение элементов допустимо, то его можно преобразовать в упорядоченное дерево. На рисунке 1.3, в представлен пример структуры O-дерева для соответствующего размещения элементов, представленного на рисунке 1.3, а.

Нумерация ветвей используется для кодирования дерева: «0» - соответствует прохождению вниз, «1» соответствует прохождению вверх.

Разновидностью структуры двоичного дерева является B*-дерево [19], основанное на структуре упорядоченного дерева. При использовании структуры B*-дерева устраняется необходимость использования дополнительных графов

и и т-\

ограничений для оценки площади, что снижает сложность вычислений. В предыдущих методах такие графы были необходимы. Также как и в случае структуры упорядоченного дерева, соответствие между допустимым расположением и выведенным В*-деревом - взаимно-однозначное. Ограничения на симметричное расположение элементов также поддерживаются. Временная сложность алгоритма - О(п-^п) (п - количество элементов). На рисунке 1.3, г представлен пример структуры В*-дерева для соответствующего размещения элементов, представленного на рисунке 1.3, а.

На основе В*-дерева была разработана более совершенная структура -Л8Б-В*-дерево [20], в которой размещение элементов выполняется в кластерах. Кластеры представляют собой группу элементов, имеющих один и тот же тип симметрии и соединённых между собой. Кроме того, в отличие от предыдущих подходов симметричное расположение элементов может быть выполнено относительно осей X и У одновременно. Алгоритм, представленный в настоящей работе, позволяет выполнить преобразование в структуру иерархического дерева НВ*-дерева для размещения элементов, при котором одновременно проводится оптимизации расположения симметричных участков и несимметричных элементов, а также геометрическая форма элементов в кластере. Временная сложность алгоритма - О(п) (п - количество элементов). Использование НВ*-дерева позволяет создать качественное размещение элементов, причем за меньшее по сравнению с предыдущими методами время [21].

Другим методом описания размещения элементов является составление списка угловых блоков (СВЬ) [22]. Отличительной особенностью данного метода от упорядоченного дерева является описание размещения элементов независимо от их геометрических размеров, что позволяет оптимизировать блоки с различными ширинами и длинами. Для этого используется мозаичный тип плана размещения:

разбиение области размещения элементов на секции. Временная сложность алгоритма также как и в упорядоченном дереве О(п) (п - количество элементов).

б) Г)

Рисунок 1.3 а) размещение элементов; б) последовательная пара; в) О-дерево; г) В*-дерево [12].

В работах [23] и [24] представлена структура ТСО и ТСО-8. ТСО сочетает в себе достоинства структур 8Р, В8О и В*-дерева, обеспечивая при этом уникальную допустимую укладку для каждой структуры. В ТСО для описания соотношений между парами элементов используются два графа: горизонтальный Сь и вертикальный Су. Во время укладки создание дополнительных графов ограничений не требуется, оптимальному размещению элементов соответствует наиболее оптимальная укладка. Временная сложность алгоритма - О(п ) (п - количество элементов). На основе ТСО и 8Р была создана структура ТСО-8, в которую помимо графов Сь и Су входит последовательность укладки Г_ для описания размещения. ТСО-8 обеспечивает более быструю укладку и возможность управления

размещением с помощью ограничений. Временная сложность алгоритма - 0(п-1§п) (п - количество элементов).

Главными критериями применимости метода для описания плана размещения является выполнение требований, приведенных в пункте 1.1. В секционных структурах эти требования не поддерживаются. Кроме того, использование таких структур приводит к ухудшению плотности размещения элементов. В двоичных деревьях (В*-дерево, О-дерево и др.) эти требования выполняются, кроме того имеется возможность использования иерархии (НВ*-дерево), а также алгоритмы на деревьях обладают невысокой временной сложностью.

1.3 Методы размещения элементов

В настоящее время известно несколько программных средств, предназначенных для автоматизированного размещения элементов [25], [26]. В приведенных ниже методах используются различные методы описания размещения элементов, а также приведены решения по выполнению основных требований к размещению аналоговых элементов, приведенных в разделе 1.1.

В статье [14] представлен метод размещения элементов аналоговых схем, направленный на получение на выходе топологии, удовлетворяющей заданным характеристикам схемы. Для этого перед генерацией топологии элементов схемы и их размещением определяются характеристики, которым схемы должна соответствовать посредством моделирования. Также проводится анализ схемы для определения напряжений в узлах и тока в ветвях, определяющего минимальную ширину шин. Эта информация используется для оценки паразитных емкостей и сопротивлений, а также для площади, зарезервированной для разводки. Кроме того, анализируется чувствительность характеристик схемы к рассогласованию элементов и паразитным составляющим. В результате, генерируется список возможных вариантов построения топологии каждого элемента схемы, после чего с помощью алгоритма имитации отжига [13] выполняется их размещение в соответствии с характеристиками схемы. Для описания плана размещения без разделения на секции использовались абсолютные координаты, ориентация и варианты построения топологии каждого элемента (или кластера элементов) в качестве переменных в алгоритме. При размещении элементов учитываются

следующие ограничения: симметричное расположение элементов, согласование элементов, влияние паразитных емкостей и резисторов, объединение выводов элементов.

Программа ЛЬБЛС [27] предназначена для автоматической генерации топологии модулей аналоговых КМОП схем и их размещения. Перед генерацией модулей выполняется разбиение схемы на группы, которые определяются типом транзисторов и общим узлом подложки. Кроме того, транзисторы с большой шириной преобразуются в набор транзисторов с меньшей шириной, соединенных параллельно через стоки/истоки. В основе генерации топологии модулей лежит алгоритм построения Эйлерова цикла [28], выполняемый посредством построения графа стоков/истоков. При генерации модулей учитывается согласование транзисторов, по требованию разработчика по бокам могут быть добавлены фиктивные транзисторы. Разработчик также может определять группы транзисторов для генерации. Для размещения модулей на кристалле используется алгоритм имитации отжига [13]. Локальная разводка модулей выполняется с использованием первого и второго слоев металла.

Список литературы диссертационного исследования кандидат наук Журавлев Арсений Андреевич, 2017 год

СПИСОК ЛИТЕРАТУРЫ

1. M. Bohr, K. Mistry. Intel's Revolutionary 22 nm Transistor Technology. Режим доступа: http://download.intel.com/newsroom/kits/22nm/pdfs/22nm-details_presentation.pdf.

2. M. Bohr. 14 nm Process Technology: Opening New Horizons. Режим доступа: http://www.intel.com/content/dam/www/public/us/en/documents/pdf/foun dry/mark-bohr-2014-idf-presentation.pdf .

3. W. Sansen. Analog design challenges in nanometer CMOS technologies // Proc. of IEEE Asian Solid-State Circuits Conference (ASSCC), 2007, pp. 5-9.

4. P.-H. Wu, M. P.-H. Lin, X. Li, and T.-Y. Ho. Common-centroid FinFET placement considering the impact of gate misalignment // In Proceedings of ACM International Symposium on Physical Design, 2015, pp. 25-31.

5. Po-Hsun Wu, Mark Po-Hung Lin, Xin Li, and Tsung-Yi Ho. Parasitic-aware common-centroid FinFET placement and routing for current-ratio matching. ACM Trans. Des. Autom. Electron. Syst, 2016, vol. 21, issue 3, 22 p.

6. Cadence Design Systems Inc, http://www.cadence.com .

7. S. Sutherland. The Verilog PLI Handbook: A User's Guide and Comprehensive Reference on the Verilog Programming Language Interface// Springer, 2002.

8. R. A. Rutenbar. Analog Layout Synthesis: What's Missing? Режим доступа: http://www.ispd.cc/slides/slides10/3_01.pdf .

9. A. Hastings. The Art of Analog Layout // Englewood Cliffs, NJ: Prentice-Hall, 2001.

10. В.И. Эннс, Ю.М. Кобзев. Проектирование аналоговых КМОП-микросхем. Краткий справочник разработчика // Москва: Горячая линия - Телеком, 2005. - 454 с.

11. R. Martins, N. Louren5o, N. Horta. Generating Analog IC Layouts with LAYGEN II // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2013, vol. 32, no. 11, pp. 1641-1654.

12. F. Balasa, S. C. Maruvada, K. Krishnamoorthy. On the exploration of the solution space in analog placement with symmetry constraints // IEEE Transactions on

Computer-Aided Design of Integrated Circuits and Systems, 2004, vol. 23, no. 2, pp. 177-191.

13. E. K. Burke, G. Kendall. Search Methodologies. Introductory Tutorials in Optimization and Decision Support Techniques // New York, Springer Science+Business Media, 2014.

14. K. Lampaert, G. Gielen, W. M. Sansen. A Performance-Driven Placement Tool for Analog Integrated Circuits // IEEE Journal of Solid State Circuits, 1995, vol. 30, no. 7, pp. 773-780.

15. Minghorng Lai, D. F. Wong. Slicing tree is a complete floorplan representation // In Proc. Design, Automation, Test Eur., Munich, Germany, 2001, pp. 228-232.

16. F. Balasa, K. Lampaert. Symmetry within the sequence-pair representation in the context of placement for analog design // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2000, vol. 19, no. 7, pp. 721-731.

17. S. Nakatake, K. Fujiyoshi, H. Murata, Y. Kajitani, Module packing based on the BSG-structure and IC layout applications // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 1998, vol. 17, no. 6, pp. 519-530.

18. P.-N. Guo, C.-K. Cheng, T. Yoshimura. An O-tree representation of nonslicing floorplan and its applications // In Proceedings of ACM/IEEE Design Automation Conference (DAC), 1999, pp. 268-273.

19. Y.-C. Chang, Y.-W. Chang, G.-M. Wu, S.-W. Wu. B*-trees: A new representation for nonslicing floorplans // In Proceedings of ACM/IEEE Design Automation Conference (DAC), 2000, pp. 458-463.

20. P.-H. Lin, S.-C. Lin. Analog placement based on novel symmetry-island formulation // In Proceedings of Design Automation Conference (DAC), 2007, pp. 465-470.

21. Layout Placement Optimization with Isolation Rings for High-Voltage VLSI Circuits // In Proceedings of International Symposium on VLSI Design, Automation and Test, 2017, pp. 64-68.

22. X. Hong, G. Huang, Y. Cai, J. Gu, S. Dong, C.-K. Cheng, J. Gu. Corner Block List: An Effective and Efficient Topological Representation of Non-Slicing Floorplan // In Proceedings of IEEE International Conference Computer-Aided Design, 2000, pp. 8-12.

23. J.-M. Lin, Y.-W. Chang. TCG: A Transitive Closure Graph-Based Representation for Non-Slicing Floorplans // In Proceedings of Design Automation Conference (DAC), 2001, pp. 764-769.

24. J.-M. Lin, Y.-W. Chang. TCG-S Orthogonal Coupling of P*-Admissible Representations for General Floorplans // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2004, vol. 23, no. 6, pp. 968-980.

25. M. P.-H. Lin, Y.-W. Chang, C.-M. Hung. Recent research development and new challenges in analog layout synthesis. In IEEE/ACM Asia and South Pacific Design Automation Conference (ASPDAC), 2016, pp 617-622.

26. S. E. Sorkhabi, L. Zhang. Automated topology synthesis of analog and RF integrated circuits: A survey. // in Integration, VLSI Journal, 2017, vol. 56, pp. 128138.

27. P. Khademsameni, M. Syrzycki. A tool for automated analog CMOS layout module generation and placement // In Proceedings of IEEE Can. Conf. Electr. Comput. Eng., 2002, vol. 1, pp. 416-421.

28. R. P. Grimaldi. Discrete and Combinatorial Mathematics: An Applied Introduction. // Addison-Wesley Longman, 1999.

29. K. Krishnamoorthy, S. C. Maruvada, F. Balasa. Topological placement with multiple symmetry groups of devices for analog layout design // In Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), 2007, pp. 20322035.

30. S. Koda, C. Kodama, K. Fujiyoshi. Linear programming-based cell placement with symmetry constraints for analog IC layout // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2007, vol. 26, no. 4, pp. 659-668.

31. P.-H. Lin, S.-C. Lin. Analog placement based on hierarchical module clustering // In Proceedings of ACM/IEEE Design Automation Conference (DAC), 2008, pp. 50-55.

32. Q. Ma, E. F. Y. Young, K. P. Pun, Analog placement with common centroid constraints // In Proceedings of ICCAD, 2007, pp. 579-585.

33. P.-H. Lin, H.-C. Yu, T.-H. Tsai, S.-C. Lin. A Matching-based Placement and Routing System for Analog Design // In Proceedings of VLSI-DAT, 2007, pp.16 -19.

34. M. Strasser, M. Eick, H. Grab, U. Schlichtmann, F.M. Johannes. Deterministic analog circuit placement using hierarchically bounded enumeration and enhanced shape functions // In Proceedings of IEEE/ACM International Conference on Computer-Aided Design (ICCAD), 2008, pp. 306-313.

35. P.-H. Lin, H. Zhang, M. Wong, Y.-W. Chang. Thermal-driven analog placement considering device matching // In Proceedings of ACM/IEEE Design Automation Conference (DAC), 2009, pp. 593-598.

36. И.В. Лобская. Разработка алгоритмического и программного обеспечения для автоматизации проектирования топологии прецизионных элементов аналоговых интегральных схем: автореф. дис. на соиск. учен. степ. канд. техн. наук: 05.13.12. Москва, 2007, 26 с.

37. И.В. Лобская. Методика проектирования аналоговых микросхем с применением автоматизированной системы Cadence и программы CADPAL // V Международной научно-технической конференции "Электроника и информатика-2005", МИЭТ, Москва, 2005 г., часть 1, с. 194.

38. S. E. Sorkhabi, L. Zhang. Automated topology synthesis of analog and RF integrated circuits: A survey // in Integration, VLSI Journal, 2017, vol. 56, pp. 128-138.

39. N. Jangkrajarng, S. Bhattacharya, R. Hartono, C.-J. Shi. IPRAIL—Intellectual property reuse-based analog IC layout automation // in Integration, VLSI Journal, vol. 36, no. 4, 2003, pp. 237-262.

40. P.-H. Wu, M. P.-H. Lin, T.-C. Chen, C.-F. Yeh, X. Li, T.-Y. Ho. A novel analog physical synthesis methodology integrating existent design expertise // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2015, vol. 34, no. 2, pp. 199-212.

41. N. Louren5o, M. Vianello, J. Guilherme, N. Horta. LAYGEN — Automatic layout generation of analog ICs from hierarchical template descriptions // In Proceedings of Conference on Ph.D. Research in Microelectronics and Electronics (PRIME), 2006, pp. 213-216.

42. F. Balasa, S.C. Maruvada, K. Krisnamoorthy. Using Red-Black Interval Trees in Device-Level Analog Placement with Symmetry Constraints // In Proceedings of ASP-DAC, 2003, pp.777-782.

43. L. Zhang. U. Kleine. A genetic approach to analog module placement with simulated annealing // In Proceedings of ISCAS 2002, vol. 1, 345-348.

44. F.T. Lin, C.Y. Kao, C. C. Hsu. Applying Genetic Approach to Simulated Annealing in Solving Some NP-Hard Problems // IEEE Transactions on Systems, Man, and Cybernetics, 1993, vol. 23, no. 6, pp. 1752-1767.

45. L. Ingber. Very fast simulated re-annealing // Mathematical and Computer Modelling, 1989, vol. 12, no. 8, pp. 967-973.

46. L. Zhang, U. Kleine, Y. Jiang. An automated design tool for analog layouts // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2006, vol. 14, no. 8, pp. 881-894.

47. M. Wolf, U. Kleine, and J. Schulze. New description language and graphical user interface for module generation in analog layouts // In Proceedings of IEEE Int. Symp. Circuits Syst., 1998, pp. 290-293.

48. L. Zhang, R. Raut, and Y. Jiang. A placement algorithm for implementation of analog LSI/VLSI systems // In Proceedings of IEEE Int. Symp. Circuits Syst., 2004, pp. V77-V80.

49. I.N.S. El Din, M. Dessouky, H. Said. Optimally matched current mirror layout pattern generation using genetic optimization // In Proceedings of International Conference on Microelectronics, 2016, pp. 145-148.

50. L. Zhang, U. Kleine, M. Wolf. Automatic inner wiring for integrated analog modules // In Proceedings of Int. Conf. Mixed Des. Integr. Circuits Syst., 2001, pp. 109-114.

51. Y. Yilmaz, G. Dundar. Analog layout generator for CMOS circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2009, vol. 28, no. 1, pp. 32-45.

52. T. Sen. Yet another simulation based sensitivity analysis tool for analog layout generation // M.S. thesis, Bogaziçi Univertisesi, Istanbul, Turkey, 2007.

53. H. Eisenmann, F. M. Johannes. Generic global placement and floorplanning // in Proceedings of DAC, 1998, pp. 269-274.

54. L. Zhang, R. Raut, Y. Jiang, U. Kleine. Placement algorithm in analog-layout designs // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2006, vol. 25, no. 10, pp. 1889-1903.

55. N. Sherwani. Algorithms for VLSI Physical Design Automation // Norwell, MA: Kluwer, 1995.

56. J. Rijmenants, J. Litsios, T. Schwarz, M. G.R. Degrauwe. ILAC: An automated layout tool foranalog CMOS circuits. // IEEE Journal of Solid State Circuits, 1989, vol. 24, no. 2, pp. 417-425.

57. M. van Swaay. LISA: A declarative language for interactive layout generation // CSEM, Neuchatel, Switzerland, Internal Rep. 193, 1988.

58. J.M. Cohn, D.J. Garrod, R.A. Rutenbar, L.R. Carley. KOAN/ANAGRAM II: New tools for device-level analog placement and routing // IEEE Journal of Solid State Circuits, 1991, vol. 26, no. 3, pp. 330-342.

59. E. Malavasi, E. Charbon, E. Felt, A. Sangiovanni-Vincentelli. Automation of IC layout with analog constraints // IEEE Transactions on Computer- Aided Design of Integrated Circuits and Systems, 1996, vol. 15, no. 8, pp. 923-942.

60. U. Choudhury and A. Sangiovanni-Vincentelli. Constraint generation for routing analog circuits // In Proceedings of IEEE/ACM DAC, 1990, pp. 561-566.

61. E. Malavasi, D. Pandini. Optimum CMOS stack generation with Analog Constraints // IEEE Trans. Computer-Aided Design, 1995, vol. 14, pp.107-122.

62. E. Malavasi, A. Sangiovanni-Vincentelli. Area routing for analog layout // IEEE Trans. Computer-Aided Design, 1993, vol. 12, pp. 1186-1197.

63. V. Meyer. ALSYN: Flexible rule-based layout synthesis for analog ICs. // IEEE Journal of Solid State Circuits, 1993, vol. 28, no. 3, pp. 261-268.

64. X. Jingnan, J. Vital, N. Horta. A SKILL™ - based library for retargetable embedded analog cores // in Proceedings of Design, Automation and Test in Europe (DATE), 2001, pp. 768-769.

65. Timothy J. Barnes. SKILL™: A CAD system extension language // In Proceedings of ACM/IEEE DAC, 1990, pp. 266-271.

66. Ricardo M. F. Martins, Nuno C. C. Louren5o, Nuno C. G. Horta. Generating Analog IC Layouts with LAYGEN II // New York, Springer, 2013.

67. R. Martins, N. Louren5o, S. Rodrigues, J. Guilherme, N. Horta. AIDA: Automated Analog IC Design Flow from Circuit Level to Layout // In Proceedings of International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design (SMACD), 2012.

68. N. Louren5o, A. Canelas, R. Povoa, R. Martins, N. Horta. Floorplan-aware analog IC sizing and optimization based on topological constraints // in Integration, VLSI Journal, 2015, vol. 48, no. 1, pp. 183-197.

69. M. Barros, J. Guilherme, N. Horta. GA-SVM feasibility model and optimization kernel applied to analog IC design automation // in Proceedings of ACM Great Lakes symposium on VLSI (GLVLSI), 2007, pp. 469-472.

70. N. Louren5o, N. Horta. GENOM-POF: multi-objective evolutionary synthesis of analog ICs with Corners validation // in Proceedings of Genetic and Evolutionary Computation Conference (GECCO), 2012, pp. 1119-1126.

71. K. Deb, A. Pratap, S. Agarwal, T. Meyarivan. A fast and elitist multiobjective genetic algorithm: NSGA-II // IEEE Trans. Evol. Comput., 2002, vol. 6, no.2, pp. 182-197.

72. O. Mitea, M. Meissner, L. Hedrich. Automated Constraint-driven Topology Synthesis for Analog Circuits // in Proceedings of Conference on Design, Automation and Test in Europe, 2011.

73. D.Marolt, J. Scheible, G. Jerke, V. Marolt. SWARM: A Self-Organization Approach for Layout Automation in Analog IC Design // International Journal of Electronics and Electrical Engineering, vol. 4, no. 5, 2016, pp. 374-385.

74. M. P.-H. Lin, Y.-T. He, V. W.-H. Hsiao, R.-G. Chang, S.-Y. Lee. Common-centroid capacitor layout generation considering device matching and parasitic minimization // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2013, vol. 32, no. 7, pp. 991-1002.

75. L. Zhang, Z. Liu. A performance-constrained template-based layout retargeting algorithm for analog integrated circuits // in Proceedings of ACM/IEEE Design Automation Conference (DAC), 2010, pp. 293-298.

76. H. Chang, E. Charbon, U. Choudhuri, A. Demir, E. Felt, E. Liu, E. Malavasi, A. Sangiovanni-Vincentelli, Iasson Vassiliou. A Top-Down Constraint-Driven Methodology for Analog Integrated Circuits // Kluwer Academic Publishers, Boston/Dordrecht/London, 1997.

77. P. Vancorenland, G. V. der Plas, M. Steyaert, G. Gielen, W. Sansen. A layout-aware synthesis methodology for RF circuits // in Proceedings of IEEE/ACM International Conference on Computer-Aided Design (ICCAD), 2001, pp. 358-362.

78. R. Storn, K. Rice. Differential evolution - a simple and efficient adaptive scheme for global optimization over continuous spaces // Tech. Rep. TR-95-012, ICSI, 1992.

79. C. Deranter, B. De Muer, G. Van der Plas. P. Vancorenland, M. Steyaert. G. Gielen, and W. Sansen. CYCLONE: Automated design of received frequency LC oscillators // in Proceedings of Design Automation Conference, Los Angeles. 2000, pp. 11-14.

80. M. Ranjan, W. Verhaegen, A. Agarwal, H. Sampath, R. Vemuri, G. Gielen. Fast, layout inclusive analog circuit synthesis using pre-compiled parasitic-aware symbolic performance models // in Proceedings of Design Automation Conference and Test in Europe Conference (DATE), 2004, vol. 1, pp. 604-609.

81. H. Sampath, R. Vemuri. Msl: A high-level language for parameterized analog and mixed signal layout generators // In Intl. IFIP VLSI Conf., 2003.

82. G. Gielen and et al. Analog circuit design optimization based on symbolic simulation and simulated annealing // IEEE Journal of Solid-State Circuits, 1990, vol. 25, no. 3, pp.707-713.

83. C.-J. R. Shi, X.-D. Tan. Compact representation and efficient generation of s-expanded symbolic network functions for computer-aided analog circuit design // IEEE Transactions on CAD of Integrated Circuits and System, 2001, vol.20, no. 7, pp. 813-827.

84. R. Castro-Lopez, O. Guerra, E. Roca, F. Fernandez. An integrated layout-synthesis approach for analog ICs // IEEE Transactions on CAD of Integrated Circuits Systems, 2008, vol.27, no.7, pp. 1179-1189.

85. L. Stockmeyer. Optimal orientation of cells in slicing floorplan designs // Inf. Control, 1983, vol. 57, no. 2/3, pp. 91-101.

86. Pradhan, R. Vemuri. Efficient synthesis of a uniformly spread layout aware Pareto surface for analog circuits // in Proceedings of International Conference on VLSI Design, 2009, pp. 131-136.

87. A. Pradhan, R. Vemuri. Regression based circuit matrix models for accurate performance estimation of analog circuits // in Proceedings of IFIP VLSI-SOC, 2007, pp. 48-53.

88. D. Nam, C. Park. Multiobjective simulated annealing: a comparative study to evolutionary algorithms // Int. J. Fuzzy Systems, 2000, vol. 2, no. 2, pp. 87-97.

89. K. Smith, R. Everson, J. Fieldsend. Dominance measures for multiobjective simulated annealing // Evol. Comp., Cong. on, 2004, vol. 1, pp. 23-30.

90. S. Bandyopadhyay, S. Saha, U. Maulik, K. Deb. A simulated annealing-based multiobjective optimization algorithm: AMOSA // IEEE Transactions on Evolutionary Computation, 2008, vol. 12, no. 3, pp. 269-283.

91. H. Habal, H. Graeb. Constraint-based layout-driven sizing of analog circuits // IEEE transactions on computer-aided design of integrated circuits and systems, 2011, vol. 30, no.8, pp. 1089-1102.

92. R. Schwencker, F. Schenkel, H. Graeb, K. Antreich. The generalized boundary curve: A common method for automatic nominal design centering of analog circuits // in Proceedings of IEEE DATE, 2000, pp. 42-47.

93. K. Antreich, J. Eckmueller, H. Graeb, M. Pronath, F. Schenkel, R. Schwencker, S. Zizala. Wicked: Analog circuit synthesis incorporating mismatch // in Proceedings of IEEE CICC, 2000, pp. 511-514.

94. Synopsys, Inc. https://www.synopsys.com/ .

95. Mentor Graphics, http://www.mentor.com .

96. Г.А. Свизев , Е.А. Жебрун , Л.П. Ионов. Статические и динамические ошибки быстродействующих ЦАП с коммутацией токов // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), номер 3, 2014 г., стр. 123-128.

97. Д.О. Буданов, Д.В. Морозов, М.М. Пилипко. Восьмиразрядный параллельный АЦП со сниженной дифференциальной нелинейностью // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), номер 3, 2014 г., стр. 35-38.

98. В.Е. Шунков, О.Н. Кусь, В.Ю. Прокопьев, В.А. Бутузов, Ю.И. Бочаров, В.Е. Шунков. Интегральный преобразователь напряжения на переключаемых конденсаторах // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), номер 3, 2016 г., стр. 93-99.

99. Журавлев А.А. Исследование и разработка алгоритма равномерного распределения сегментов согласованных матричных элементов в массиве при

проектировании параметризованных аналоговых ячеек // 24-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2017», МИЭТ, Москва, 2017 г., с 64.

100. Журавлев А.А., Крупкина Т.Ю., Антюфриева Л.А., Михеев Р.С. Методика равномерного распределения сегментов согласованных матричных элементов в массиве при проектировании параметризованных аналоговых ячеек // Успехи современной науки и образования. Том 4, номер 3, год 2017, с163-169.

101. Журавлев А.А. Исследование методов проектирования прецизионных аналоговых схем на параметризованных библиотечных элементах // 21-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2014», МИЭТ, Москва 2014 г., с.69.

102. Журавлев А.А. Исследование методов проектирования параметризованных аналоговых ячеек второго уровня на различных технологиях // 7-я Всероссийская межвузовская научно-практическая конференция студентов и аспирантов «Актуальные проблемы информатизации в науке, образовании и экономике - 2014», МИЭТ, Москва 2014 г., с.159.

103. Журавлев А.А., Крупкина Т.Ю., Эннс В.И., Эннс А.В. Особенности проектирования параметризованных аналоговых ячеек на основе согласованных матричных элементов по технологии КНИ // Известия вузов. Электроника. Том 21, номер 4, год 2016, с.325-332.

104. S. Gohm, D. Marolt, J. Scheible. Parametrisierte Layout-Module im analogen IC-Entwurf // MPC-Workshop, vol. 48, pp. 57-63, 2012.

105. D. Marolt, J. Scheible, R. Bosch. A practical layout module PCell Concept for Analog IC Design. // in Proceedings of CDN Live EMEA, Munich, Germany, 2013.

106. Журавлев А.А. Исследование методов проектирования параметризованных аналоговых схем на основе аналоговых ячеек второго уровня // 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015», МИЭТ, Москва 2015 г., с.80.

107. Журавлев А.А. Исследование и разработка методики автоматизированной генерации топологии аналоговых схем // 23-я Всероссийская межвузовская

научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2016» МИЭТ, Москва 2016 г., с.77.

108. R. Hartono, N. Jangkrajarng, S. Bhattacharya, C-J. R. Shi. Active device generation for automatic analog layout retargeting tool // University of Washington Electrical Engineering Technical Report UWEETR-2004-0015, 2004.

109. Антюфриева Л.А. Журавлев А.А. Методы построения высокоскоростных компараторов в субмикронных технологиях с малым напряжением питания // Труды 57 научной конференции МФТИ с международным участием «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, Москва 2014 г., с. 17-18.

110. Антюфриева Л.А., Михеев Р.С., Журавлев А.А., Эннс В.И. Особенности проектирования шифратора преобразования термометрического кода в код Грея на МОП переключателях тока // Известия вузов. Электроника. Том 22, номер 1, год 2017, с.57-63.

111. Михеев Р.С., Антюфриева Л.А., Эннс В.И., Журавлев А.А. Особенности построения высокоскоростного АЦП совмещенного интерполирующего и сложенного сигнала // 59 научная конференция МФТИ с международным участием «Актуальные проблемы фундаментальных и прикладных наук в области физики», МФТИ, Москва 2016 г. Режим доступа: http ://conf59.mipt.ru/ static/reports_pdf/2444.pdf

ПРИЛОЖЕНИЕ Акты внедрения результатов диссертационной работы

«УТВЕРЖДАЮ»

Заместитель генерального директора по микросхемам специального

о внедрении результатов к<

Журавлева Арсения Андреевича

Настоящим актом подтверждается, что результаты кандидатской диссертации Журавлева А.А., на тему «Исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур» использованы на предприятии АО «НИИМЭ» при проектировании библиотеки аналоговых 1Р и СФ блоков, выполненных по технологии КНИ 0,18 мкм, в части:

- алгоритма построения массивов сегментов согласованных элементов в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве при проектировании параметризованных аналоговых базовых блоков на основе матричных элементов и удовлетворяющих всем критериям согласования;

- методики проектирования параметризованных аналоговых базовых блоков на основе независимых от технологии согласованных матричных структур;

Вышеперечисленные методы и технические решения привели к упрощению процесса проектирования топологии аналоговых схем, позволили автоматически генерировать топологию базовых аналоговые блоков, выполненных по технологии КНИ 1 ВО нм и удовлетворяющих правилам проектирования согласованных элементов. Использование параметризованных базовых аналоговых блоков привело к значительному ускорению проектирования топологии аналоговых 1Р блоков.

Разработанные алгоритмы и методы использовались при выполнении опытно-конструкторской работы «Разработка и изготовление на отечественном предприятии по технологии с минимальными технологическими нормами не более 0,18 мкм библиотеки аналоговых 1Р блоков для использования в составе сверхбольших интегральных схем «система на кристалле», шифр «Преобразователь-16».

Начальник лаборатории, у

отдел новых продуктов г"_Лысов А.М.

Начальник лаборатории, научно-технический отдел

ГТреректор по пау

«УТВЕРЖДАЮ» 1ектор по научной работе НЙУ МИЭТ

С.А.

_ С.А.Гаврилов

2017 г.

Акт

Акт

о внедрении результатов кандидатской диссертационной работы Журавлева Арсения Андреевича

Настоящим актом подтверждается, что результаты, полученные в диссертационной работе Журавлева A.A. «Исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур», внедрены в Национальном исследовательском университете «МИЭТ» при выполнении научно-исследовательских работ по темам:

- «Разработка практических методов проектирования и создания СФ-блоков для аналогово-цифровых наноэлектронных систем с ограниченным ресурсом мощности источника питания с использованием технологии SiGe», Задание Минобрнауки РФ № 8.3459.2017/ПЧ, Научный руководитель Чаплыгин Ю.А.

- «Исследование и разработка методов создания источников и приемников излучения сигналов терагерцового диапазона на основе совместного использования SiGc и GaAs технологий », Договор № 16-29-09588, Руководитель Чаплыгин Ю.А.

- «Разработка конструкций и технологии изготовления трехмерных интегральных структур, повышающих эффективность холодной эмиссии в устройствах микровакуумной техники», по Соглашению о предоставлении Субсидии с Минобрнауки РФ № 14.578.2i.0219 от 26.09.2016, Научный руководитель Чаплыгин Ю.А.

Разработанные Журавлевым A.A. методы автоматизированного проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур позволили решить следующие актуальные научно-технические задачи:

- разработать алгоритм, позволяющий организовать сегменты согласованных элементов в массив в зависимости от количества элементов, количества сегментов в них, а также количества строк и столбцов в массиве;

- расширить набор библиотечных элементов, необходимых при проектировании аналоговых и аналого-цифровых схем, с использованием разработанных методик проектирования параметризованных аналоговых базовых и функциональных блоков;

- исследовать подходы и предложить технические решения по согласованию характеристик активных элементов трехмерных интегральных структур.

Зам. зав. кафедрой ИЭМС

«УТВЕРЖДАЮ» И.о. проректора по учебной работе МИЭТ

Бахтин A.A. 2017г.

АКТ

о внедрении результатов диссертационной работы Журавлева A.A.

Настоящим актом подтверждается, что методики проектирования параметризованных аналоговых базовых блоков на основе согласованных матричных элементов и функциональных блоков на основе параметризованных базовых аналоговых блоков, полученные в ходе работы над кандидатской диссертацией Журавлева A.A. «Исследование и разработка методов проектирования топологии аналоговых СФ блоков на основе автоматически формируемых матричных структур», использованы на кафедре ИЭМС при модернизации следующих учебных дисциплин по направлению подготовки 11.04.04 «Электроника и наноэлектроника»:

- Введение в проектирование низкочастотных аналоговых интегральных схем;

- Проектирование стандартных элементов аналоговых интегральных схем по программе подготовки магистров «Проектирование приборов и систем»;

- Проектирование низкочастотных аналоговых интегральных схем;

- Особенности автоматизированного проектирования библиотечных аналоговых элементов

по программе подготовки магистров «Проектирование и технология устройств интегральной наноэлектроники».

Зам. зав. кафедрой ИЭМС Начальник КМЦ

Крупкина Т.Ю. Никулина И.М.