Исследование и разработка методов проектирования специализированных модулярных вычислительных блоков на основе автоматизированной генерации функциональных описаний тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Ласточкин, Олег Викторович

• Ласточкин, Олег Викторович
• кандидат технических наук
• 2007

Оглавление диссертации кандидат технических наук Ласточкин, Олег Викторович

Введение.

Глава 1. Анализ и исследование основных принципов методологии проектирования Систем на Кристалле.

1.1. Основные понятия методологии проектирования Систем на Кристалле.

1.2. Классификация СФ-блоков.

1.3. Общий маршрут проектирования Систем на Кристалле.

Выводы по главе 1.

Глава 2. Методы аппаратного проектирования СФ-блоков модулярных умножителей для реализации устройств построенных с применением модулярной арифметики.

2.1. Основные свойства и особенности аппарата модулярной арифметики.

2.2. Методы проектирования модулярных умножителей с применением дискретно-логарифмического представления операндов.

2.3. Принципы построения позиционных умножителей с применением алгоритма Бута и анализ возможности применения данного подхода при реализации модулярных умножителей.

2.4. Методы проектирования модулярных умножителей на основе применения алгоритма Бута.

2.5. Анализ результатов синтеза модулярных умножителей и выработка рекомендаций по выбору эффективной структуры умножителя в зависимости от типа модуля.

Выводы по главе 2.

Глава 3. Применение предложенных методов реализации модулярных умножителей при построении специализированного двоично-модулярного вычислителя сумм скалярных произведений.

3.1. Архитектура специализированного двоично-модулярного вычислителя суммы скалярных произведений.

3.2. Разработка методов проектирования СФ-блоков процессорных элементов и вычислительных каналов для реализации двоично-модулярного специализированного вычислителя.

3.3. Сравнительный анализ результатов синтеза двоичной и модулярной реализации специализированного вычислителя сумм скалярных произведений.

Выводы по главе 3.

Глава 4. Разработка метода проектирования модулярных вычислительных систем на основе повторного использования интеллектуальной собственности.

4.1. Обзор современных систем автоматизированного проектирования цифровых устройств.

4.2. Метод проектирования модулярных СФ-блоков на основе автоматизированной генерации функциональных представлений.

4.3. Структура и состав библиотеки генераторов функциональных представлений.

4.4. Маршрут проектирования модулярных Soft СФ-блоков на основе применения библиотеки генераторов функциональных представлений.

4.5. Метод определения наборов модулей для проектирования модулярных систем на основе применения генераторов функциональных представлений.

Выводы по главе 4.

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов проектирования специализированных модулярных вычислительных блоков на основе автоматизированной генерации функциональных описаний»

Актуальность работы

Диссертационная работа посвящена исследованию и разработке методов проектирования СФ-блоков для построения Систем на Кристалле (СнК) в интегральном исполнении с применением аппарата модулярной арифметики. Постоянное повышение быстродействия - одно из основных требований, предъявляемых к современным системам обработки данных. Применение аппарата модулярной арифметики при разработке таких систем позволяет распараллелить процесс вычислений и существенно повысить их быстродействие без перехода на новые технологические нормы.

Для построения сложных интегральных схем самым эффективным подходом на сегодняшний день является методология проектирования СнК. Один из основных методов повышения производительности проектирования СнК - это повторное использование заранее разработанных и прошедших тестирование функционально-законченных блоков. Для обозначения таких элементов широко используются термин СФ-блок (сложный функциональный блок) или зарубежная аббревиатура - IP-блок (Intellectual Proprietary). В дальнейшем будет использоваться термин СФ-блок.

Однако применение модулярной арифметики в методологии СнК в значительной степени ограничено. Это вызвано отсутствием методов повторного использования и эффективной аппаратной реализации модулярных СФ-блоков:

• В настоящее время многие производители САПР предлагают и поддерживают библиотеки позиционных СФ-блоков различного назначения и уровня сложности. Однако ни зарубежные, ни отечественные поставщики не предлагают специализированных СФ-блоков, реализующих основные модулярные операции и более сложные блоки на их основе;

• Современные САПР не предоставляют возможностей по работе с вычислительными узлами, разработанными на основе аппарата модулярной арифметики. Также отсутствует возможность автоматической генерации классов СФ-блоков.

Важно отметить, что для более эффективного использования модулярной арифметики каждому значению модуля требуется специфическая реализация СФ-блока. Наличие модулярных СФ-блоков позволит расширить область применения аппарата модулярной арифметики в методологии СнК.

Таким образом, поиск новых методов аппаратной реализации, проектирования и повторного использования специализированных модулярных СФ-блоков являются актуальной научно-технической задачей.

Целью диссертационной работы является разработка методов проектирования сложных цифровых устройств на основе модулярной арифметики по методологии СнК и методов аппаратной реализации модулярных СФ-блоков основных вычислительных узлов для интегральной реализации модулярных систем.

Для достижения поставленной цели решались следующие задачи:

1. Анализ и систематизация существующих методов и подходов проектирования СнК. Обзор современных систем автоматизированного проектирования цифровых устройств;

2. Анализ и разработка эффективных методов аппаратной реализации модулярных умножителей для модулей различного типа с целью повышения их быстродействия в интегральном исполнении;

3. Определение архитектуры и разработка методов проектирования функциональных блоков, реализующих сложные математические выражения в линейных вычислителях (в частности, операцию |А*В+С|т), а также вычислительных каналов, являющихся основными элементами устройств, реализованных с применением аппарата модулярной арифметики;

4. Анализ особенностей структурной реализации модулярных СФ-блоков различного назначения в зависимости от модуля;

5. Разработка метода проектирования модулярных вычислительных систем на основе повторного использования интеллектуальной собственности;

6. Разработка маршрута проектирования модулярных СФ-блоков, который обеспечит применение разработанного метода, и расширение общего маршрута проектирования СнК за счет введения разработанного метода.

Научная новизна работы состоит в разработке методов проектирования модулярных СФ-блоков основных вычислительных узлов для интегральной реализации модулярных систем. Лично автором получены следующие результаты:

1. Разработаны методы проектирования быстродействующих модулярных умножителей для модулей вида (2П±1) на основе алгоритма Бута, обеспечивающие выигрыш по быстродействию и площади в сравнении с индексными модулярными умножителями;

2. Предложена методика выбора наиболее эффективных с точки зрения быстродействия и занимаемой площади архитектур модулярных умножителей для модулей различного вида, обеспечивающая выбор необходимой структуры умножителя наиболее полно удовлетворяющей требованиям разработчика;

3. Разработаны методы аппаратной реализации быстродействующих процессорных элементов реализующих операцию |А*В+С|т для различных значений модулей т, а также модулярных вычислительных каналов, позволяющие улучшить быстродействие специализированных модулярных вычислителей;

4. Разработан метод проектирования модулярных СФ-блоков и сложных систем на их основе, базирующийся на применении генераторов функциональных представлений и позволяющий существенно повысить эффективность проектирования модулярных вычислительных систем;

5. Разработан маршрут проектирования модулярных СФ-блоков, основанный на предложенном методе, который интегрирован в существующий маршрут проектирования СФ-блоков;

6. Предложен новый метод выбора наборов модулей для проектирования модулярных вычислительных систем, основанный на применении генераторов функциональных представлений совместно со средствами синтеза. Метод позволяет выбрать базовый набор модулей таким образом, чтобы характеристики конечного устройства наиболее полно удовлетворяли требования разработчика (по быстродействию, площади и т.д.).

Методика проведения исследования разработанных методов включает использование теории чисел, аппарата дискретной математики и булевой алгебры, теории проектирования вычислительных средств, средств логического синтеза и компьютерного моделирования.

На защиту выносятся следующие результаты:

1. Методы аппаратной реализации модулярных умножителей на основе алгоритма Бута для модулей вида (2"±1);

2. Методика выбора эффективных с точки зрения быстродействия и занимаемой площади архитектур модулярных умножителей в зависимости от типа модуля;

3. Методы аппаратной реализации быстродействующих процессорных элементов, реализующих операцию |А*В+С|т, а также модулярных вычислительных каналов;

4. Метод проектирования модулярных систем и СФ-блоков на основе генераторов функциональных представлений;

5. Маршрут проектирования модулярных СФ-блоков на основе предложенного метода;

6. Разработанная библиотека генераторов функциональных представлений;

7. Метод выбора наборов модулей для реализации модулярных вычислительных систем, основанный на применении библиотеки генераторов функциональных представлений.

Реализация результатов

По результатам диссертации разработаны методы проектирования модулярных СФ-блоков, таких как умножители, процессорные элементы, вычислительные каналы.

На базе предложенного метода проектирования СФ-блоков основанного на автоматизированной генерации технологически независимых описаний, а также разработанных методов аппаратной реализации модулярных СФ-блоков, создана библиотека генераторов функциональных представлений (содержит более пятидесяти генераторов), позволяющая в совокупности со стандартными средствами синтеза (например, Synopsys) автоматизировать проектирование систем на основе модулярной арифметики.

Результаты диссертации внедрены и использовались в учебном процессе МИЭТ(ТУ), научно-исследовательских работах ИППМ РАН, а также в опытно-конструкторских работах ФГУП НИИМА "Прогресс".

Практическая значимость Результаты работы могут найти применение при проектировании сложных устройств, таких как систем цифровой обработки сигналов, криптографии, отказоустойчивых систем, специализированных вычислителей, созданных на основе модулярной арифметики. Предлагаемые методы аппаратного построения модулярных СФ-блоков обеспечивают улучшение основных характеристик данных устройств. Применение предложенного метода проектирования СФ-блоков в совокупности с созданной библиотекой генераторов позволяет значительно сократить временные затраты и повысить эффективность проектирования таких систем.

Апробация основных положений, а также теоретических и практических результатов работы проводилась на конференциях:

- Всероссийская межвузовская НТК студентов и аспирантов (г. Москва, МГИЭТ, 20032006,4 доклада). Три доклада (2004,2005,2006гг.) отмечены дипломами I и II степени;

- Электроника и информатика - 2005. V Международная НТК (г. Москва, МГИЭТ, один доклад);

- Всероссийская НТК "Проблемы разработки перспективных микроэлектронных систем" (г. Истра, 2005, один доклад).

Публикации По материалам диссертации опубликовано 12 печатных работ, сделано 5 докладов на Всероссийских и Международных конференциях, а также 4 НИР, проведенных в рамках ИППМ РАН.

Структура и объем работы Диссертационная работа состоит из введения, четырех глав, заключения, списка литературы и приложения. Работа содержит 179 страниц.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Ласточкин, Олег Викторович

Основные результаты диссертации:

1. Разработан метод проектирования СФ-блоков умножителей для модулей вида (2п-1) и (2п+1) на основе модифицированного алгоритма Бута, позволяющий увеличить их быстродействие по сравнению с индексными субмодулярными умножителями примерно в два раза, а также получить значительный выигрыш по занимаемой площади;

2. Выработана методика выбора эффективных с точки зрения быстродействия и занимаемой площади архитектур модулярных умножителей в зависимости от типа модуля и его разрядности, обеспечивающая выбор необходимой структуры умножителя наиболее полно удовлетворяющей требованиям разработчика по заданным характеристикам;

3. Разработаны методы аппаратной реализации быстродействующих процессорных элементов, реализующих операцию |А*В+С|т для различных значений модулей и модулярных вычислительных каналов на их основе. Применение данных методов при построении специализированных модулярных вычислителей конечной суммы скалярных произведений обеспечило двукратный выигрыш по быстродействию для 30- и 32-битного диапазонов в сравнении с двоичной реализацией вычислителей;

4. Разработан метод проектирования и повторного использования модулярных Soft СФ-блоков, основанный на применении генераторов функциональных представлений. Метод обладает следующими достоинствами:

- позволяет значительно сократить время проектирования, а также снизить вероятность появления ошибок при разработке простых и сложных иерархических модулярных Soft СФ-блоков и СнК на их основе;

- предоставляет разработчику широкие возможности по накоплению и последующему использованию собственного опыта посредством создания собственных генераторов.

5. На основе предложенного метода и разработанных методов проектирования модулярных СФ-блоков создана библиотека, содержащая более пятидесяти генераторов, которая обеспечивает:

- автоматизированную генерацию основных компонентов СФ-блоков (высокоуровневых поведенческих RTL-описаний, наборов файлов testbench, заготовок сценариев синтеза);

- возможность создавать не только базовые модулярные СФ-блоки (например умножители), но и сложные иерархические СФ-блоки на их основе (например процессорные элементы или вычислительные каналы).

6. Предложен маршрут проектирования модулярных Soft СФ-блоков, основанный на применении библиотеки генераторов функциональных представлений. Он интегрируется в существующий маршрут проектирования СФ-блоков, а также в общий маршрут проектирования модулярной СнК;

7. Разработан оригинальный метод выбора наборов остатков для проектирования модулярных вычислительных систем, основанный на применении генераторов функциональных представлений совместно со средствами синтеза. Метод обеспечивает выбор базового набора модулей таким образом, чтобы характеристики конечного устройства максимально полно удовлетворяли требованиям разработчика по необходимому параметру (например по быстродействию, занимаемой площади и т.д.).

Заключение

Диссертационная работа посвящена разработке методов проектирования СФ-блоков основных вычислительных узлов, для интегральной реализации устройств, построенных с применением аппарата модулярной арифметики.

Список литературы диссертационного исследования кандидат технических наук Ласточкин, Олег Викторович, 2007 год

1. Акушский И.Я., Юдицкий Д.И. Машинная арифметика в остаточных классах. М.: Советское радио, 1968. - 440с.

2. Амербаев В.М. Теоретические основы машинной арифметики. Алма-Ата: Наука, 1976. -324с.

3. Амербаев В.М., Стемпковский A.JL, Широ Г.Э. Быстродействующий согласованный фильтр, построенный по модулярному принципу// Информационные технологии. 2004. - №9. -С. 5-12.

4. Ахо А., Хопкрофт Дж., Ульман Дж. Построение и анализ вычислительных алгоритмов. -М.: Мир, 1979.-536 с.

5. Бухтев А. Создайте собственный маршрут проектирования ПЛИС в системе Active-HDL компании Aldec// ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. № 3/2005. -С. 64-66.

6. Виноградов И.М. Основы теории чисел. М: Наука, Главная редакция физико-математической литературы, 1981 - 176с.

7. Евстигнеев В.Е. Недвоичная машинная арифметика и специализированные процессоры / Под. ред. Акушского И.Я. -М.: МИФИ Сервис, 1992. -267 с.

8. Калашников B.C. Основные виды архитектур модулярных сумматоров для двухоперандов// Микроэлектроника и информатика-2004. Одиннадцатая всероссийская межвузовская конференция студентов и аспирантов: Тезисы докладов, М.:МИЭТ, 2004.-444с, стр.219.

9. И.Калашников B.C. Принципы построения двоичных и модулярных мультиоперандных сумматоров. Микроэлектроника и информатика-2005. Двенадцатая всероссийская межвузовская конференция студентов и аспирантов: Тезисы докладов, М.:МИЭТ, 2005.

10. Калашников B.C., Ласточкин О.В., Семенов М.Ю. Лабораторный практикум по курсу "Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL". -М.: МИЭТ, 2004. 88с.

11. Кнут Д. Искусство программирования, том 2. Получисленные алгоритмы. -М.: Издательский дом "Вильяме", 2001. 832с.

12. Кормен Т., Лейзерсон Ч., Ривест Р. Алгоритмы: построение и анализ. -М.: МЦНМО, 2001.-960с.

13. П.Корнилов А.И., Семенов М.Ю. Преобразователь из модулярного представления в двоичную систему счисления на основе алгоритма с предварительной обработкой данных// Известия вузов. Электроника. 2003. - №3. - С. 54-58.

14. Корнилов А.И., Исаева Т.Ю., Семенов М.Ю. Методы логического синтеза сумматоров сускоренным переносом по модулю (2" -l) а основе BDD-технологи.// Известия вузов. Электроника. 2004. - №3. - С. 54-60.

15. Корнилов А.И., Семенов М.Ю., Калашников B.C. Методы аппаратной оптимизации сумматоров для двух операндов в системе остаточных классов// Известия ВУЗов. Электроника. 2004. - №1. - С. 75-82.

16. Корнилов А.И., Семенов М.Ю., Ласточкин О.В. Принципы построения модулярных индексных умножителей// Известия ВУЗов. Электроника. 2004. - №2. - С. 48-55.

17. Корнилов А.И., Семенов М.Ю., Калашников B.C., Ласточкин О.В. Особенностипостроения умножителей по модулю (2n -l)// Известия ВУЗов. Электроника. 2006. -№1.-С. 55-59.

18. Кравченко В., Радченко Д. Виртуальное прототипирование для аппаратно-программной верификации СБИС// ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. № 7/2003. -С. 34-67.

19. Лохов А., Рабоволюк А. Средства проектирования FPGA компании Mentor Graphics// ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. № 4/2004. -С. 60-62.

20. Немудрое В., Мартин Г. Системы на кристалле. Проектирование и развитие. М. -Техносфера, 2004. -216с.

21. Немудров В., Евтушенко Е., Сырцов И. Методология проектирования систем на кристалле: основные принципы, методы, программные средства// Электроника: Наука, Технология, Бизнес. 2003. - №6. - С.7-11.

22. Семенов М.Ю., Калашников B.C., Ласточкин О.В. Применение аппарата модулярной арифметики для построения фильтра с конечной импульсной характеристикой// Известия ВУЗов. Электроника. 2005. - №3. - С. 46-50.

23. Стемпковский А.Л., Корнилов А.И., Семенов М.Ю. Особенности реализации устройств цифровой обработки сигналов в интегральном исполнении с применением модулярной арифметики// Информационные технологии. 2004. - №2. - С. 2-9.

24. Стемпковский А.Л., Семенов М.Ю. Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL: Учебное пособие. М.: МИЭТ, 2005. - 140 с.

25. Торгашов В.А. Система остаточных классов и надежность ЦВМ. -М.: Советское радио, 1973.-120 с.

26. Abdel-Hamid A., Tahar S., El Mostapha Aboulhamid. IP Watermarking Techniques: Survey and Comparison// System-on-Chip for Real-Time Applications, 2003. Proceedings. The 3rd IEEE International Workshop on, 30 Jun. 2 Jul. 2003. Pages: 60-65.

27. Active-HDL 7.1 SP2 Software Manual// Aldec Corporation. May 2006. Pages: 1280.

28. Bayomi M.A., Jullien G.A. A VLSI Implementation of the Residue Adders// IEEE Trans, on Circuits and Systems. Mar. 1987. - Vol.34, №3. - P. 284-288.

29. Bening L., Foster H. Principles of Verifiable RTL Design a functional coding style supporting verification processes in Verilog// Kluwer Academic Publishers. Second Printing 2000. Pages: 253.

30. Bricaud P. IP Reuse Creation for System-on-a-Chip Design// Custom Integrated Circuits, 1999. Proceedings of the IEEE 1999,16-19 May 1999. Pages: 359-401.

31. Bricaud P., Antipolis S. VC Rating and Quality Metrics: Why Bother?// Quality Electronic

32. Design, 2002. Proceedings. International Symposium on 18-21 Mar. 2002. Pages: 257-260.

33. Bricaud P., Remond F. Set-Top box System-on-Chip Design Methodology// Electronics Systems and Software. Volume 1, Issue 1, Feb.2003. Pages: 10-13.

34. Cardarilli G.C., Lojacono R., Martinelli G., Salerno M. Structurally Passive Digital Filters in Residue Number Systems// IEEE Trans, on Circuits and Systems, vol.35, No.2, February 1988, P. 149-158.

35. Cardarilli G.C., Re M., Lojacono R. A new RNS FIR Filter Architecture// DSP-97, IEEE 13th International Conference on Digital Signal Processing, Volume 2,2-4 Jul. 1997, P. 671-674.

36. Cardarilli G.C., Nannarelli A., Re M. Reducing Power Dissipation in FIR Filters using the Residue Number System// Proc. of 43rd IEEE Midwest Symposium, on Circuits and Systems, Aug. 2000, P. 320-323.

37. Cardarilli G.C., Del Re A., Nannarelli A., Re M. Residue Number System Reconfigurable Datapath//ISCAS 2002, IEEE International Symposium on Circuits and Systems, Vol. II, May 2002, P. 11-756-11-759.

38. Charbon E., Torunoglu I. On Intellectual Property Protection// Custom Integrated Circuits Conference, 2000. CICC 2000. Proceedings of the IEEE 2000. 21-24 May 2000. Pages: 517523.

39. Chang S., Kim S.D. Reuse-based Methodology in Developing System-on-Chip// Software Engineering Research, Management and Applications, 2006. Fourth International Conference on 9-11 Aug. 2006. Pages: 125-131.

40. Corrigan W. ASIC Challenges: Emerging from a Primordial Soup// Design and Test of Computers, IEEE, Volume 15, Issue 3, Jul.-Sept. 1998. Pages: 4-7.

41. Del Re A., Nannarelli A., Re M. Implementation of Digital Filters in Carry-Save Residue Number System// IEEE Conference Record on the Thirty-Fifth Asilomar Conference on Signals, Systems and Computers, Volume 2, 4-7 Nov. 2001, P. 1309-1313.

42. Design Ware IP Family Reference Guide// Synopsys Inc., www.svnopsys.com, Jun. 2006. Pages: 456.

43. Development System Reference Guide// Xilinx, Inc. www.xilinx.com. Dec. 2005. Pages: 454.

44. Efstathiou C., Vergos H., Nikolos D. Modified Booth Modulo 2n-l Multipliers// IEEE Transactions on Computers, Vol.53, No.3, Mar. 2004. Pages:370-374.

45. Eroy F. A Core-Based System-to-Silicon Design Methodology// Design & Test of Computers,

46. EE. Volume 14, Issue 4, Oct.-Dec. 1997. Pages: 36-41.

47. Grobschadl J. The Chinese Remainder Theorem and its Application in a High-Speed RSA Crypto Chip // 16 Annual Conference Computer Security Application, 2000. ACSAC'00. Dec. 2000. Pages: 384-393.

48. Gupta R., Zorian Y. Introducing Core-Based System Design// Design & Test of Computers, IEEE. Volume 14, Issue 4, Oct.-Dec. 1997. Pages: 15-25.

49. HDL Designer Reference Manual// Mentor Graphics, Inc. Online documentation, www.mentor.com.

50. Hekmatpour A., Goodnow K., Shah H. Standards-Compliant IP-Based ASIC and SoC Design// SOC Conference, 2005. Proceedings. IEEE International 25-28 Sep. 2005. Pages: 322-323.

51. Hiasat A. A. High-Speed and Reduced-Area Modular Adder Structures for RNS// IEEE Transactions on Computers, vol. 51, no. 1, Jan. 2002.

52. Hiasat A. New memoryless, mod (211 ±l) residue multiplier // Electronic letters, 30th Jan. 1992, vol.28, No.3, P.314-315.

53. Homayoon Sam, Arupratan Gupta. A Generalized Multibit Recoding of Two's Complement Binary Numbers and Its Proof with Application in Multiplier Implementations// IEEE Transactions on Computers. Vol. 39, N0.8, Aug. 1990. P. 1006-1015.

54. Hunt M., Rowson J. Blocking in a system on a chip// Spectrum, IEEE, Vol.33, Issue 11. Nov. 1996. Pages: 35-41.

55. International Technology Roadmap for Semiconductors (ITRS), 2005. Available: http://www.public.itrs.net.

56. Jenkins W.K., Jullien G.A., Dimitrov V.S. Residue Arithmetic With Applications in Digital Signal Processing, 1999.

57. Jullien G.A. Number Theoretic Techniques in Digital Signal Processing// Advances in Electronics and Electron Physics, Academic Press Inc., Vol. 80. 1991. Pages: 131.

58. Kahng A.B., Lach J., Mangione-Smith W.H., Mantik S., Markov I., Potkonjak M., Tucker P., Wang H., Wolfe G. Watermarking Techniques for Intellectual Property Protection// Design Automation Conference, 1998. Proceedings 15-19 Jan. 1998. Pages: 776-781.

59. Keutzer K., Chinnery D. Closing the Gap Between ASIC and Custom: An ASIC Perspective// Deisgn Automation Conference, 2000. Proceedings 2000. 37th . 5-9 Jun. 2000. Pages: 637-642.

60. Keutzer K., Malik S., Newton A.R. From ASIC to ASIP: The Next Design Discontinuity// Computer Design: VLSI in Computers and Processors, 2002. Proceedings 2002. IEEE International Conference on. 16-18 Sept. 2002. Pages: 84-90.

61. Kim Y., Song Bang-Sup, Grosspietsch J., Gilling S. A Carry-Free 54x54 Multiplier Using Equivalent Bit Conversion Algorithm// IEEE Journal of Solid-State Circuits, Vol. 36, No. 10, Oct. 2001. Pages: 1538-1545.

62. Lakshmanan, Othman M., Mohamad Alauddin Mohd Ali. High Performance Parallel Multiplier using Wallace-Booth Algorithm// Semiconductor Electronics, 2002. Proceedings. ICSE 2002. IEEE International Conference on, 12-21 Dec. 2002. Pages: 433-436.

63. Li Li, Gao M., Cheng Z., Zhang D., He S. A New Platform-Based Orthogonal SoC Design Methodology// ASIC, 2003. Proceedings. 5th International Conference on Volume 1,21-24 Oct. 2003. Pages: 428-432.

64. Martin G. Design Methodologies for System Level IP// Design, Automation and Test in Europe, 1998. Proceedings. 23-26 Feb.1998. Pages: 286-289.

65. Martin G., Chang H. Tutorial 2 System-on-Chip Design// ASIC,2001. Proceedings. 4th International Conference on 23-25 Oct. 2001. Pages: 12-17.

66. Max+Plus II. Version 8.1 Programmable Logic Development System// Altera Corporation. Sept. 1997. Pages: 380.

67. Narayan N., Newbould R., Carothers J., Rodriguez J., Holman T. IP Protection for VLSI Designs via Watermarking of Routers// ASIC/SOC Conference, 2001. Proceedings. 14th Annual IEEE International 12-15 Sept. 2001. Pages: 406-410.

68. Qi H., Jiang Z., Wei J. IP Reusable Design Methodology// ASIC'2001. Proceedings. 4th International Conference on. 23-25 Oct. 2001. Pages: 756-795.

69. Quartus II. Version 6.0 Handbook// Altera Corporation. May 2006. Pages: 2160.

70. Piestrak S. J. Design of Residue Generators and Multioperand Modular Adders Using Carry-Save Adders. IEEE Transactions on Computers, vol. 423, no. 1, Jan. 1994.

71. Radhakrishnan D., Yuan Y. A fast RNS Galois field multiplier// Circuits and Systems, 1990. IEEE International Symposium on, 1-3 May 1990. Vol.4. Pages: 2909-2912.

72. Radhakrishnan D., Yuan Y. Novel Approaches to the Design of VLSI RNS Multipliers// IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing". Vol.39, no. 1. Jan. 1992. Pages: 52-57.

73. Radhakrishnan D., Preethy A. A 32 bit multiplier architecture using Galois fields// The 2nd European Parallel and Distributed Syst. Conf., Vienna, Austria, Jul. 1998. Pages: 94-99.

74. Radhakrishnan D., Preethy A. A 36-bit Balanced Moduli MAC Architecture// Circuit and Systems, 1999. 42nd Midwest Symposium on Volume 1,8-11 Aug. 1999. Pages:380-383.

75. Rincon Ann Marie, Cherichetti C., Monzel J., Stauffer D., Trick M. Core Design and System-on-a-Chip Integration// Design & Test of Computers, IEEE. Volume 14, Issue 4, Oct.-Dec. 1997. Pages: 26-35.

76. Saleh B., Wilton S., Mirabbasi S., Hu A., Greenstreet M., Lemieux G., Pande P., Grecu C., Ivanov A. System-on-Chip: Reuse and Integration// Proceedings of the IEEE. Volume 94, Issue 6, Jun. 2006. Pages: 1050-1096.

77. Sangiovanni-Vincentelli A., Carloni L., De Bernardinis F., Sgroi M. Benefits and Challenges for Platform-Based Design// Design Automation Conference, 2004. Proceedings. Pages: 409414.

78. Schinianakis D.M., Kakarountas A.P., Stouraitis T. A New Approach to Elliptic Curve Cryptography: an RNS Architecture// Electrotechnical Conference, 2006. MELECON 2006. IEEE Mediterranean 16-19 May 2006. Pages: 1241-1245.

79. Sbab S., Al-Khalili A.J., Al-Khalili D. Comparison of 32-bit Multipliers for Various Performance Measures// The 12th International Conference on Microelectronics, Tehran, Oct. 31 -Nov. 2, 2000. P. 75-80.

80. Seidel Peter-Michael, Lee D McFearin, David W Matula. Binary Multiplication Radix-32 and Radix-256// Computer Arithmetic, 2001. Proceedings., 15th IEEE Symposium on, 11-13 Jun. 2001. P. 23-32.

81. Smith D., Franzon P. Verilog styles for synthesis of digital systems// Prentice Hall inc. 2000. Pages: 314.

82. Taylor F.J. Large Moduli Multipliers for Signal Processing// IEEE Transactions on Circuits and Systems, Vol. cas-28, no. 7, Jul. 1981. Pages: 731-736.

83. Using the ISE Design Tools for Spartan-3 Generation FPGAs// Xilinx, Inc. www.xilinx.com. May 2005. Pages: 18.

84. VSI Alliance™ White Paper. Intellectual Property Protection: Schemes, Alternatives and

85. Discussion. Version 1.1. Revision Jan. 2001.

86. Wang Z., Jullien G.A., Miller W. An Algorithm for Multiplication Modulo (2n-l) // Circuits and Systems 1996, IEEE 39th Midwest Symposium on, Vol.3,18-21 Aug. 1996, Pages: 1301-1304.

87. Wang W., Swamy M.N.S., Ahmad M.O. Moduli Selection in RNS for Efficient VLSI Implementation// Circuits and Systems, 2003. IS CAS'03. Proceedings of the 2003 International Symposium on. Volume 4,25-28 May 2003. Pages: IV-512-IV-515.

88. Wei S., Yang Y. Application-Oriented Platform-Based SOC Design Technology// SolidState and Integrated Circuits Technology, 2004. Proceedings. 7th International Conference on. Volume 2.18-21 Oct. 2004. Pages: 1337-1340.

89. Wittmann R., Schardein W., Bierbaum D., Darianian M. Soc-Driven Design Methodology for Full Custom Hight Performance Mixed-Signal Designs// ASIC/SOC Conference, 2000. Proceedings. 13th Annual IEEE International 13-16 Sept. 2000. Pages: 148-152.

90. Zimmermann R. Efficient VLSI Implementation of Modulo (2" ±l. Addition and Multiplication// Computer Arithmetic, 1999. Proceedings. 14th IEEE Symposium on, 14-16 Apr. 1999. P. 158-167.