Исследование и разработка методов проектирования быстродействующих вычислительных узлов для реализации отказоустойчивых систем на основе модулярной арифметики тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Калашников, Вячеслав Сергеевич

• Калашников, Вячеслав Сергеевич
• кандидат технических наук
• 2007

Оглавление диссертации кандидат технических наук Калашников, Вячеслав Сергеевич

Введение.

Глава 1. Принципы построения отказоустойчивых вычислительных систем на основе аппарата модулярной арифметики.

1.1. Основные свойства модулярной арифметики. Обобщенная структура вычислительной системы на основе аппарата модулярной арифметики.

1.2. Модулярное сложение как базовая операция вычислительных систем на основе аппарата модулярной арифметики.

1.3. Особенности реализации основных вычислительных узлов в модулярной арифметике.

1.4. Теоретические основы применения аппарата модулярной арифметики для обнаружения и коррекции ошибок. Аналитическое сравнение позиционных и модулярных методов повышения надежности.

Выводы по Главе 1.

Глава 2. Методы построения быстродействующих блоков для интегральной реализации систем на основе аппарата модулярной арифметики с применением современных методов и средств проектирования.

2.1. Анализ типовых архитектур модулярных двухоперандных сумматоров.

2.2. Методы логического синтеза быстродействующих двухоперандных сумматоров по модулям (2п-1) и (2п+1) на основе BDD.

2.3. Сравнительный анализ различных реализаций модулярных двухоперандных сумматоров.

2.4. Анализ принципов проектирования двоичных мультиоперандных сумматоров. Методы проектирования модулярных мультиоперандных сумматоров для отдельных значений модулей.

2.5. Метод аппаратной реализации модулярных двухоперандных сумматоров на основе структур с сохранением переносов.

2.6. Сравнительный анализ различных реализаций двоичных и модулярных мультиоперандных сумматоров.

Выводы по Главе 2.

Глава 3. Методы реализации основных немодульных операций для построения систем повышенной надежности.

3.1. Методы построения конвейерных прямых преобразователей.

3.2. Методы построения конвейерных обратных преобразователей на основе "Китайской теоремы об остатках".

3.3. Особенности и методы аппаратной реализации блока генерации корректирующего слова в отказоустойчивых системах на основе модулярной арифметики.

Выводы по Главе 3.

Глава 4. Применение разработанных методов реализации основных вычислительных узлов при проектировании специализированного вычислителя повышенной надежности.

4.1. Методика выбора модулей для эффективной реализации отказоустойчивых систем на основе модулярной арифметики.

4.2. Реализация основного блока вычислителя.

4.3. Реализация блока обнаружения и коррекции ошибок.

4.4. Сравнительный анализ специализированного вычислителя в модулярном и двоичном исполнении.

Выводы по Главе 4.

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов проектирования быстродействующих вычислительных узлов для реализации отказоустойчивых систем на основе модулярной арифметики»

Актуальность темы

Известно, что наиболее эффективным подходом к проектированию быстродействующих высоконадежных (отказоустойчивых) вычислительных устройств является использование аппарата модулярной арифметики, поскольку она:

- обеспечивает естественный параллелизм при выполнении вычислений;

- позволяет автоматически обнаруживать и исправлять ошибки, возникающие в процессе вычислений при введении в систему незначительной избыточности.

Данный вывод подтверждает ряд высокоэффективных устройств, реализованных с применением модулярной арифметики, наиболее известными из которых являются как отечественные ЭВМ "Т-340А", "К-340А", "Алмаз", "5Э53", так и зарубежные разработки, например, такие как сигнальный процессор INMOS' IMS А110, вычислительная машина IBM Enterprise System/9000.

Однако, одним из основных препятствий к широкому применению данного подхода и причиной спада интереса к модулярной арифметике является отсутствие хорошо проработанной элементной базы, т.е. эффективных методов реализации основных вычислительных узлов таких устройств, учитывающих современное развитие интегральной схемотехники и методологии проектирования. Существующие разработки в этой области в основном представлены в математических аспектах, а работы, которые посвящены аппаратной реализации вычислительных узлов в модулярной арифметике, имеют ряд недостатков, например, таких как:

- недостаточное быстродействие по сравнению с двоичными вариантами аналогичных устройств;

- ограниченность в выборе значений модулей, для которых реализуется устройство;

- высокая сложность аппаратной реализации основных немодульных операций. Кроме того, область архитектурных решений для построения отказоустойчивых систем на основе модулярной арифметики является малоисследованной, а существующие варианты таких устройств имеют ряд недостатков.

Таким образом, исходя из проведенного анализа, можно заключить, что задача разработки эффективных методов интегральной реализации, как отдельных вычислительных узлов, так и систем повышенной надежности в целом на основе модулярной арифметики является актуальной.

Цель диссертационной работы состоит в разработке эффективных методов реализации основных вычислительных узлов для отказоустойчивых систем в интегральном исполнении и архитектурных принципов построения таких устройств на их основе с применением модулярной арифметики, позволяющих обеспечить равные возможности с методологией проектирования аналогичных двоичных устройств.

Достижение поставленной цели предусматривает решение следующих основных задач:

- анализ и разработка эффективных методов аппаратной реализации модулярных двухоперандных и мультиоперандных сумматоров в интегральном исполнении;

- анализ и разработка методов построения сложных блоков и принципов архитектурной организации отказоустойчивых систем на основе модулярной арифметики в интегральном исполнении;

- разработка методики выбора модулей для наиболее эффективной реализации отказоустойчивых систем на основе модулярной арифметики.

Научная новизна работы состоит в разработке эффективных методов проектирования основных вычислительных узлов для отказоустойчивых систем в модулярной арифметике с учетом их интегральной реализации.

Лично автором получены следующие результаты:

- разработаны методы аппаратной реализации модулярных сумматоров, обеспечивающие быстродействие, сравнимое с быстродействием двоичных сумматоров одинаковой разрядности и построенных аналогичным образом;

- предложены методы построения универсальных (т.е. для любых значений модулей) конвейерных прямых и обратных преобразователей, позволяющие повысить их быстродействие за счет незначительного увеличения общей длины конвейера;

- разработан метод эффективной реализации генератора корректирующего слова в интегральном исполнении для построения отказоустойчивых систем с применением аппарата модулярной арифметики;

- на основе разработанных методов предложена модификация архитектуры отказоустойчивой системы, построенной с применением модулярной арифметики, обеспечивающая значительное снижение аппаратных затрат при проектировании подобных устройств в интегральном исполнении;

- предложена методика выбора модулей, которая в сочетании с разработанными методами реализации основных вычислительных узлов обеспечивает введение механизма обнаружения и коррекции ошибок в устройства на основе модулярной арифметики без ухудшения быстродействия системы в целом.

Методика проведения исследования разработанных методов включает использование теории чисел, аппарата дискретной математики, теории проектирования вычислительных средств, компьютерного моделирования.

На защиту выносятся следующие результаты:

1. Метод аппаратной реализации модулярных двухоперандных сумматоров для модулей вида (2п+1), обеспечивающих быстродействие, сравнимое с быстродействием двоичных сумматоров одинаковой разрядности и построенных аналогичным образом.

2. Методы аппаратной реализации модулярных мультиоперандных сумматоров, обладающих такой же эффективностью, с точки зрения быстродействия, что и аналогичные двоичные устройства, но обеспечивающих при этом меньшие аппаратные затраты.

3. Методы построения универсальных конвейерных прямых и обратных преобразователей, позволяющие повысить их быстродействие за счет незначительного увеличения общей длины конвейера.

4. Метод проектирования генератора корректирующего слова в отказоустойчивых системах на основе модулярной арифметики, позволяющего обнаружить, локализовать и исправить любые одиночные ошибки.

5. Модификация архитектуры отказоустойчивой системы, построенной с применением модулярной арифметики, обеспечивающая значительное снижение аппаратных затрат при проектировании подобных устройств в интегральном исполнении.

6. Методика выбора модулей, позволяющая определить наборы основных и контрольных модулей для наиболее эффективной реализации отказоустойчивых систем с применением аппарата модулярной арифметики.

Реализация результатов

По результатам работы разработаны методы проектирования быстродействующих вычислительных узлов для интегральной реализации отказоустойчивых систем на основе модулярной арифметики. Также предложена эффективная архитектура отказоустойчивых систем и методика выбора модулей для практической реализации таких устройств.

Результаты диссертации внедрены и использовались в Московском институте электронной техники (МИЭТ) и научно-исследовательских работах ИППМ РАН.

Практическая значимость результатов работы

Разработанные методы аппаратной реализации основных вычислительных узлов отказоустойчивых систем и принципы их архитектурной организации, предложенные в данной работе, могут найти широкое применение при проектировании специализированных устройств на основе модулярной арифметики в таких приложениях как:

- военная техника;

- медицинская техника;

- навигационное оборудование;

- коммуникационные системы.

Предлагаемая методика выбора модулей в совокупности с разработанными методами обеспечивают улучшение характеристик качества указанных устройств и могут быть использованы в комбинации с методами, используемыми другими средствами САПР.

Апробация работы

Основные положения и результаты диссертационной работы были представлены на следующих конференциях:

- Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика" (МИЭТ, 2003-2006г., 4 доклада, один из докладов отмечен дипломом);

- Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем" (Подмосковье, 2005-2006г., 2 доклада);

- Юбилейная Международная научно-техническая конференция "50 лет модулярной арифметике" (МИЭТ, 2006г., 1 доклад).

Публикации

По теме диссертации автором опубликовано 13 печатных работ, подготовлено 4 отчета по НИР.

Структура и объем работы

Диссертация состоит из введения, четырех глав, заключения, списка литературы и приложения. Основной текст занимает 180 страниц.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Калашников, Вячеслав Сергеевич

Выводы по Главе 4

В данной главе:

• Разработана методика выбора модулей для наиболее эффективной, с точки зрения быстродействия, реализации отказоустойчивых систем на основе аппарата модулярной арифметики с применением разработанных методов проектирования основных вычислительных узлов.

• Предложена модификация общей архитектуры отказоустойчивых систем, построенных на основе модулярной арифметики, позволяющая снизить аппаратные затраты и предотвратить возможные потери в быстродействии.

• На основе предложенной архитектуры отказоустойчивых систем и разработанных методов аппаратной реализации ее отдельных вычислительных узлов спроектировано устройство вычисления суммы скалярных произведений с повышенной надежностью. Также разработан аналогичный двоичный специализированный вычислитель на основе метода аппаратного резервирования.

• Проведен синтез и сравнительный анализ различных реализаций специализированного вычислителя. Показано, что интегральное исполнение отказоустойчивых систем на основе аппарата модулярной арифметики и разработанных методов реализации ее вычислительных операций обеспечивает более высокое быстродействие по сравнению с двоичными способами реализации подобных устройств в 2 и более раз при сравнимых аппаратных затратах.

Заключение

Настоящая диссертационная работа посвящена исследованию и разработке эффективных методов проектирования основных вычислительных узлов для интегральной реализации отказоустойчивых систем на основе аппарата модулярной арифметики с применением современных методов и средств проектирования.

В ходе выполнения работы были получены следующие основные результаты:

1. Разработаны методы аппаратной реализации модулярных двухоперандных сумматоров, которые, в отличие от известных, включают схемы ускоренного переноса на основе декомпозиции BDD и обладают следующими преимуществами:

- обеспечивают быстродействие, сравнимое с быстродействием аналогичных двоичных сумматоров такой же разрядности;

- не требуют дополнительной коррекции операндов и результата операции (для сумматоров по модулям вида 2п+1).

2. Предложены методы аппаратной реализации модулярных мультиоперандных сумматоров, основанные, в отличие от известных, на принципах построения аналогичных двоичных устройств и обладающие той же эффективностью с точки зрения быстродействия, обеспечивая при этом меньшие аппаратные затраты.

3. Предложены методы построения прямых и обратных преобразователей, которые, в отличие от известных методов:

- обладают универсальностью (для любых значений модулей);

- позволяют повысить быстродействие устройства за счет конвейеризации;

- позволяют существенно снизить аппаратные затраты для отдельных значений модулей в прямых преобразователях;

- обеспечивают возможность гибкого проектирования в зависимости от разных критериев.

4. Разработан метод эффективной реализации генератора корректирующего слова, который, в отличие от традиционного метода, основанного на единой таблице состояний, имеет следующие преимущества:

- обеспечивает значительное снижение аппаратных затрат (в 2 раза для используемого в работе набора модулей);

- при необходимости позволяет применять конвейерную организацию вычислений;

- позволяет не только вычислить корректирующее слово для исправления ошибки, но и локализовать ее, т.е. определить по какому из модулей она произошла.

5. На основе разработанных методов аппаратной реализации отдельных вычислительных узлов предложена модификация архитектуры отказоустойчивых систем на основе модулярной арифметики, которая, в отличие от известной:

- обладает значительно меньшей аппаратной избыточностью за счет замены операции расширения системы оснований на операцию прямого преобразования, имеющую простую реализацию, а также использования разработанного в настоящей работе блока генерации корректирующего слова;

- позволяет локализовать ошибку, предоставляя тем самым возможность построения реконфигурируемой вычислительной системы (путем автоматической замены неисправных каналов резервными);

- блок обнаружения и коррекции ошибок не затрагивает внутреннюю реализацию основной части устройства, что позволяет проектировать их независимо друг от друга (для введения механизма обнаружения и коррекции ошибок не требуется перепроектирование основного устройства);

- обеспечивает введение механизма обнаружения и коррекции ошибок без ухудшения быстродействия системы в целом.

6. Предложена методика выбора модулей для наиболее эффективной реализации отказоустойчивых систем на основе модулярной арифметики, учитывающая особенности аппаратной реализации основных вычислительных узлов в таких устройствах. Данная методика позволяет в первом приближении определить полный набор модулей для максимального удовлетворения требований, предъявляемых к разрабатываемому устройству.

Список литературы диссертационного исследования кандидат технических наук Калашников, Вячеслав Сергеевич, 2007 год

1. Акушский И.Я., Юдицкий Д.И. Машинная арифметика в остаточных классах. М.: Советское радио, 1968. - 440с.

2. Амербаев В.М., Стемпковский A.JI., Широ Г.Э. Быстродействующий согласованный фильтр, построенный по модулярному принципу// Информационные технологии. 2004. - №9. - С. 5-12.

3. Ахо А., Хопкрофт Дж., Ульман Дж. Построение и анализ вычислительных алгоритмов. М.: Мир, 1979. - 536с.

4. Блейхут Р. Теория и практика кодов, контролирующих ошибки: Пер. с англ. М.: Мир, 1986.-576с.

5. Виноградов И. М. Основы теории чисел. М.: Наука, 1981. 176с.

6. Евстигнеев В.Е. Недвоичная машинная арифметика и специализированные процессоры/ Под ред. Акушского И.Я. М.: МИФИ Сервис, 1992. - 267с.

7. Исаева Т.Ю., Корнилов А.И. Алгоритм декомпозиции логических функций, ориентированный на синтез быстродействующих цифровых устройств// Информационные технологии. №4,2001. - С. 26-31.

8. Калашников B.C. Основные виды архитектур модулярных сумматоров для двух операндов// Микроэлектроника и информатика-2004. Одиннадцатая всероссийская межвузовская конференция студентов и аспирантов: Тезисы докладов, М.:МИЭТ, 2004.-443с, С. 217.

9. Калашников B.C. Принципы построения двоичных и модулярных мультиоперандных сумматоров// Микроэлектроника и информатика-2005. Двенадцатая всероссийская межвузовская конференция студентов и аспирантов: Тезисы докладов, М.:МИЭТ, 2005. 444с, С. 209.

10. Калашников B.C., Ласточкин О.В., Семенов М.Ю. Лабораторный практикум по курсу "Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL"/ под ред. чл.-корр. РАН, д.т.н. А.Л. Стемпковского; М.: МИЭТ, 2004. - 88с.

11. Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ. М.: Радио и связь, 1987. - 391с.

12. Кнут Д. Искусство программирования, том 2. Получисленные алгоритмы. М.: Издательский дом "Вильяме", 2001. - 832с.

13. Коёкин А.И. Структурные методы обеспечения надежности информационных систем// Диссертация на соискание ученой степени доктора технических наук. -Москва, 1974.-303с.

14. Конопелько В.К., Борискевич А.А. Контроль ошибок в цифровых устройствах// Учеб. пособие по курсам "Теория кодирования" и "Цифровые и микропроцессорные устройства". Мн.: БГУИР, 2003. 18с.

15. Кормен Т., Лейзерсон Ч., Рнвест Р. Алгоритмы: построение и анализ. М.: МЦНМО, 2001.-960с.

16. Корнилов А.И., Исаева Т.Ю., Семенов М.Ю. Методы логического синтеза сумматоров с ускоренным переносом по модулю (2п-1) на основе BDD-технологии// Известия ВУЗов. Электроника. 2004. - №3. - С. 54-60.

17. Корнилов А.И., Калашников B.C., Ласточкин О.В., Семенов М.Ю. Особенности построения умножителей по модулю (2п-1)// Известия ВУЗов. Электроника. 2006. -№1.-С. 55-59.

18. Питерсон У., Уэлдон Э. Коды, исправляющие ошибки: Пер. с англ. М.: Мир, 1976. -590с.

19. Стемпковский A.JI., Семенов М.Ю. Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL// Учебное пособие. М.: МИЭТ, 2005. -140с.

20. Титце У., Шенк К. Полупроводниковая схемотехника// Справочное руководство. М: Мир, 1982.-512с.

21. Торгашев В.А. Система остаточных классов и надежность ЦВМ. М.: Советское радио, 1973.-120с.

22. Угрюмов Е.П. Цифровая схемотехника. СПб.: БХВ-Петербург, 2002. - 528с.

23. Alia G., Martinelli Е. A VLSI Algorithm for Direct and Reverse Conversion from Weighted Binary Number System to Residue Number System// IEEE Transactions on Circuits and Systems, vol. CAS-31, no. 12, December 1984. P. 1033-1039.

24. Alia G., Martinelli E. Designing multioperand modular adders// IEEE Electronics Letters 4th, vol. 32, no. 1, January 1996. P. 22-23.

25. Barraclough S.R., Sotheran M., Burgin K., Wise A.P., Vadher A., Robbins W.P., Forsythe R.M. The Design and Implementation of the IMS A110 Image and Signal Processor// IEEE Custom Integrated Circuits Conf. 1989. - P. 24.5.1-24.5.4.

26. Barsi F., Maestrini P. Error Correcting Properties of Redundant Residue Number Systems// IEEE Transactions on Computers, vol. C-21, no. 3, March 1973. P. 307-315.

27. Barsi F., Maestrini P. Error Detection and Correction by Product Codes in Residue Number Systems// IEEE Transactions on Computers, vol. C-23, no. 9, September 1974. -P. 915-924.

28. Bayoumi M.A., Jullien G.A., Miller W.C. An Efficient VLSI Adder for DSP Architectures Based on RNS// IEEE International Conference on Acoustics, Speech and Signal Processing, ICASSP'85, vol. 10, April 1985.-P. 38.2.1-38.2.4

29. Bayoumi M.A., Jullien G.A., Miller W.C. A VLSI Implementation of Residue Adders// IEEE Transactions on Circuits and Systems, vol. CAS-34, no. 3, March 1987. P. 284288.

30. Becker В., Drechsler R. How Many Decomposition Types Do We Need?// Proc. of IFIP Workshop on Logic and Architecture Synthesis, Institute National Polytechnique de Grenoble, France, December 19-20,1994. P. 1-5.

31. Beuchat J.L. Some Modular Adders and Multipliers for Field Programmable Gate Arrays// IEEE Proceedings of the International Parallel and Distributed Processing Symposium (IPDPS'03), 2003. 8p.

32. Bi G., Jones E. V. Fast Conversion between Binary and Residue Numbers// Electronics Letters, vol. 24, no. 19,15th September 1988. P. 1195-1197.

33. Bryant R.E. Graph-Based Algorithms// IEEE Transactions on Computers, vol. C-35, no. 8.-Aug. 1986.-P. 677-691.

34. Bryant R.E. Symbolic Boolean Manipulation with Ordered Binary Decision Diagrams// ACM Computing, vol. 24, no. 3, 1992.

35. Burrascano P., Cardarilli G.C., Lojacono R., Martinelli G., Salerno M. RNS Fourier Transforms// ICASSP-88, International Conference on Acoustics, Speech and Signal Processing, Vol. 3,11-14 Aug. 1988, P. 1427-1430.

36. Burrascano P., Cardarilli G.C., Lojacono R., Martinelli G., Salerno M. Application of Number Theory to Structurally Passive Digital Filters// IEEE International Symposium on Circuits and Systems, vol. 2, Jun. 1988. P. 1775-1778.

37. Cao В., Srikanthan Т., Chang C.-H. Design of Residue-to-Binary Converter for a New 5-Moduli Superset Residue Number System// IEEE Circuits and Systems, 2004. ISCAS'04.

38. Proceedings of the 2004 International Symposium on, vol. 2, 23-26 May 2004. P. II-841-11-844.

39. Cardarilli G.C., Del Re A., Nannarelli A., Re M. Residue Number System Reconfigurable Datapath// ISCAS 2002, IEEE International Symposium on Circuits and Systems, vol. II, May 2002, P. II-756-11-759.

40. Cardarilli G.C., Lojacono R., Martinelli G., Salerno M. Structurally Passive Digital Filters in Residue Number Systems// IEEE Trans, on Circuits and Systems, vol. 35, no. 2, February 1988.-P. 149-158.

41. Cardarilli G.C., Nannarelli A., Re M. Reducing Power Dissipation in FIR Filters using the Residue Number System// Proc. of the 43rd IEEE Midwest Symposium on Circuits and Systems, Aug. 2000. P. 320-323.

42. Cardarilli G.C., Re M., Lojacono R. A new RNS FIR Filter Architecture// DSP-97, IEEE 13th International Conference on Digital Signal Processing, vol. 2, 2-4 Jul. 1997. P. 671674.

43. Cosentino R.J. Fault Tolerance in a Systolic Residue Arithmetic Processor Array// IEEE Transactions on Computers, vol. 37, no. 7, July 1988. P. 886-890.

44. Curiger A.V., Bonnenberg H., Kaeslin H. Regular VLSI Architectures for Multiplication Modulo (2n+l)// IEEE Journal of Solid-State Circuits, vol. 26, no. 7, July 1991. P. 990994.

45. Dimitrakopoulos G., Vergos H.T., Nikolos D., Efstathiou C. A Family of Parallel-Prefix Modulo 2n-l Adders// Proc. of the Application-Specific Systems, Architectures, and Processors (ASAP'03), 2003. P. 326-336.

46. Dugdale M. VLSI Implementation of Residue Adders Based on Binary Adders// Trans, on Circuits and Systems II: Analog and Digital Signal Processing, vol. 39, May 1992. P. 325-329.

47. Efstathiou C., Nikolos D., Kalamatianos J. Area-Time Efficient Modulo 2n-l Adder Design// IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 41, no. 7, July 1994. P. 463-467.

48. Efstathiou С., Vergos H.T., Nikolos D. Modulo 2n±l Adder Design Using Select-Prefix Blocks// IEEE Transactions on Computers, vol. 52, no. 11, November 2003. P. 13991406.

49. Freking W.L., Parhi K.K. Low-Power FIR digital filters using residue arithmetic// 31st Asil. Conf Signals, Syst. Comput., Pacific Grove, CA, USA, vol. 1, November 1997. P. 739-743.

50. GroBschadl J. The Chinese Remainder Theorem and its Application in a High-Speed RSA Crypto Chip// ACSAC'00, 16 Annual Conference, Computer Security Application, December 2000. P. 384-393.

51. Hiasat A.A. High-Speed and Reduced-Area Modular Adder Structures for RNS// IEEE Transactions on Computers, vol. 51, no. 1, January 2002. P. 84-89.

52. Hiasat A.A. Arithmetic binary to residue encoders for moduli (2n±2k+l)// Computers and Digital Techniques, IEE Proceedings, vol. 150, no. 6, November 2003. P. 369-374.

53. Hiasat A.A., Abdel-Aty-Zohdy H.S. Residue-to-Binary Arithmetic Converter for the Moduli Set (2k, 2k-l, 2ы-1)// IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 45, no. 2, February 1998. P. 204-209.

54. Itoh N., Naemura Y., Makino H., Nakase Y., Yoshihara Т., Horiba Y. A 600-MHz 54x54-bit Multiplier with Rectangular-Styled Wallace Tree// IEEE Journal of Solid-State Circuits, vol. 36, no. 2, February 2001. P. 249-257.

55. Jenkins W.K., Altman E.J. Self-Checking Properties of Residue Number Error Checkers Based on Mixed Radix Conversion// IEEE Transactions on Circuits and Systems, vol. 35, no. 2, February 1988. P. 159-167.

56. Jenkins W.K., Jullien G.A., Dimitrov V.S. Residue Arithmetic With Applications in Digital Signal Processing, 1999. 67 p.

57. Jullien G.A. Number Theoretic Techniques in Digital Signal Processing// Advances in Electronics and Electron Physics, Academic Press Inc., vol. 80, Chapter 2, 1991. P. 69163.

58. Kalampoukas L., Nikolos D., Efstathiou C., Vergos H.T., Kalamatianos J. High-Speed Parallel-Prefix Modulo 2n-l Adders// IEEE Transactions on Computers, vol. 49, no. 7, July 2000.-P. 673-680.

59. Kebschull U., Rosenstiel W. Efficient Craph-Based Computation and Manipulation of Functional Decision Diagrams// Design Automation, 1993, with the European Event in ASIC Design. Proceedings 4th European Conference on, 22-25 February 1993. P. 278282.

60. KebschuII U., Schubert E., Rosenstiel W. Multilevel Logic Synthesis Based on Functional Decision Diagrams// Design Automation, 1992. Proc. 3rd European Conference on, 16-19 March 1992.-P. 43-47.

61. Kim Т., Jao W., Tjiang S. Arithmetic Optimization using Carry-Save-Adders// Proceedings on Design Automation Conference 1998, 15-19 June 1998. P. 433-438.

62. Kim Т., Jao W., Tjiang S. Circuit Optimization Using Carry-Save-Adder Cells// IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 17, no. 10, October 1998.-P. 974-984.

63. Kim Т., Um J. A Practical Approach to the Synthesis of Arithmetic Circuits Using Carry-Save-Adders// IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 19, no. 5, May 2000. P.615-624.

64. Kornilov A., Isaeva T. Circuit Depth Optimization by BDD Based Function Decomposition// IFIP Workshop on Logic and Architecture Synthesis, Grenoble, France, 1994. -P.64-70.

65. Kornilov A., Isaeva Т., Syngaevsky V. Carry Circuit Depth Optimization by BDD Based Decomposition// Proc. of PATMOS'97 Workshop Louvain-la-Neuve, Belgium, Sep. 8-10,1997.-P. 89-98.

66. Krishna H., Sun J.-D. On Theory and Fast Algorithms for Error Correction in Residue Number System Product Codes// IEEE Transactions on Computers, vol. 42, no. 7, July 1993.-P. 840-853.

67. Larsson P., Nicol C.J. Transition Reduction in Carry-Save Adder Trees// Low Power Electronics and Design 1996, International Symposium on, 12-14 Aug. 1996.-P. 85-88.

68. Lim K.P., Premkumar A.B. A Modular Approach to the Computation of Convolution Sum Using Distributed Arithmetic Principles// IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 46, no. 1, Jan. 1999. P. 92-96.

69. Massey J.L. An Introduction to Contemporary Cryptology// Proceeding of the IEEE, vol. 76, no. 5, May 1988. P. 533-549.

70. Nannarelli A., Cardarilli G.C., Re M. Power-Delay Tradeoffs in Residue Number System. Circuits and Systems, 2003. ISCAS'03. Proceedings of the 2003 International Symposium on, vol. 5, May 2003. P. 413 -416.

71. Nannarelli A., Re M., Cardarilli G.C. Tradeoffs between Residue Number System and Traditional FIR Filters// ISCAS 2001, Proc. of IEEE International Symposium on Circuits and Systems, vol. II, May 2001. P. 305-308.

72. Orton G.A., Peppard L.E., Tavares S. E. New Fault Tolerant Techniques for Residue Number Systems// IEEE Transactions on Computers, vol. 41, no. 11, November 1992. -P.1453-1464.

73. Piestrak S.J. A High-Speed Realization of a Residue to Binary Number System Converter// IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 42, no. 10, October 1995. P. 661-663.

74. Piestrak S.J. Design of Residue Generators and Multi-Operand Modular Adders Using Carry-Save Adders// Computer Arithmetic, 1991. Proc., 10th IEEE Symposium on, 26-28 June 1991.-P. 100-107.

75. Piestrak S.J. Design of Residue Generators and Multioperand Modular Adders Using Carry-Save Adders// IEEE Transactions on Computers, vol. 423, no. 1, January 1994. P. 68-77.

76. Pourbigharaz F., Yassine H.M. Modulo-free Architecture for Binary to Residue Transformation with respect to {2m-l, 2m, 2m+l} Moduli Set// ISCAS'94., IEEE International Symposium on Circuits and Systems, vol. 2, 30 May 2 June 1994. - P. 317-320.

77. Pourbigharaz F., Yassine H.M. Simple Binary to Residue Transformation with Respect to 2m+l Moduli// IEE Proc.-Circuits Devices Syst., vol. 141, no. 6, December 1994. P. 522-526.

78. Radhakrishnan D., Preethy A.P. A novel 36-bit single fault tolerant multiplier using 5-bit moduli// IEEE TENCON 98, vol. 1, pp. 128-130, New Delhi, India, Dec. 1998.

79. Re A. Del., Nannarelli A., Re M. Implementation of Digital Filters in Carry-Save Residue Number System// IEEE Conference Record on the Thirty-Fifth Asilomar Conference on Signals, Systems and Computers, vol. 2,4-7 Nov. 2001. P. 1309-1313.

80. Taylor F.J. An RNS Discrete Fourier Transform Implementation// IEEE Transactions on Acoustics, Speech, and Signal Processing, vol. 38, no. 8, Aug. 1990. P. 1386—1394.

81. Um J., Kim T. An Optimal Allocation of Carry-Save-Adders in Arithmetic Circuits// IEEE Transactions on Computers, vol. 50, no. 3, March 2001. P. 215-233.

82. Um J., Kim T. Utilization of Carry-Save-Adders in Arithmetic Optimization// Proceedings Twelfth Annual IEEE International ASIC/SOC Conference, 15-18 September 1999.-P. 173-177.

83. Um J., Kim T. Wallace-Tree based Timing-Driven Synthesis of Arithmetic Circuits// ICVC'99. 6th International Conference on VLSI and CAD, 26-27 Oct 1999. P. 89-94.

84. Vergos H.T., Efstathiou C., Nikolos D. Diminished-One Modulo 2n+l Adder Design// IEEE Transactions on Computers, vol. 51, no. 12, December 2002. P. 1389-1399.

85. Wang W., Swamy M.N.S., Ahmad M.O. An Area-Time-Efficient Residue-to-Binary Converter// Circuits and Systems, 2000. Proceedings of the 43rd IEEE Midwest Symposium on, vol. 2, 8-11 August 2000. P. 904-907.

86. Wang W., Swamy M.N.S., Ahmad M.O. Moduli Selection in RNS for Efficient VLSI Implementation// Circuits and Systems, 2003. ISCAS'03. Proceedings of the 2003 International Symposium on, vol. 4, May 2003. P. IV-512-IV-515.

87. Wang W., Swamy M.N.S., Ahmad M.O., Wang Y. A Study of the Residue-to-Binary Converters for the Three-Moduli Sets// IEEE Transactions on Circuits and Systems-I: Fundamental Theory and Applications, vol. 50, no. 2, February 2003. P. 235-243.

88. Wang Y. Residue-to-Binary Converters Based on New Chinese Remainder Theorems// IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 47, no. 3, March 2000. P. 197-205.

89. Wang Y., Song X., Aboulhamid M., Shen H. Adder Based Residue to Binary Number Converters for (2n-l, 2", 2n+l)// IEEE Transactions on Signal Processing, vol. 50, no. 7, July 2002.-P. 1772-1779.

90. Wang Z., Jullien G.A., Miller W.C. An Improved Residue-to-Binary Converter// IEEE Transactions on Circuits and Systems-I: Fundamental Theory and Applications, vol. 47, no. 9, September 2000. P. 1437-1440.

91. Watson R.W., Hastings C.W. Self-Checked Computation Using Residue Arithmetic// Proceedings of the IEEE, vol. 54, no. 12, December 1966.-P. 1920-1931.

92. Yang L.-L., Hanzo L. Coding Theory and Performance Of Redundant Residue Number System Codes// submitted to IEEE Transactions on Information Theory, 1999. 40 p.

93. Yang L.-L., Hanzo L. Redundant Residue Number System Based Error Correction Codes// IEEE Vehicular Technology Conference, 2001. IEEE VTC 54th, vol. 3, 7-11 October 2001.-P. 1472-1476.

94. Yassine H.M., Moore W.R. Improved mixed-radix conversion for residue number system architectures// Circuits, Devices and Systems, IEE Proceedings G, vol. 138, no. 1, February 1991.-P. 120-124.

95. Zimmermann R. Binary Adder Architectures for Cell-Based VLSI and their Synthesis// A dissertation submitted to the Swiss Federal Institute of Technology Zurich. Diss. ETH No. 12480, 1997.

96. Zimmermann R. Efficient VLSI Implementation of Modulo (2"±1) Addition and Multiplication// Proceedings 14lh IEEE Symposium on Computer Arithmetic, 14-16 April 1999.-P. 158-167.

97. Zimmermann R. Lecture notes on Computer Arithmetic: Principles, Architectures, and VLSI Design// Integrated Systems Laboratory, ETH Zurich, http://www.iis.ee.ethz.ch/zimmi/publications/comparithnotes.ps.gz, June 1998.

98. Zimmermann R., Curiger A., Bonnenberg H., Kaeslin H., Felber N., Fichtner W. A 177 Mbit/s VLSI Implementation of the International Data Encryption Algorithm// IEEE Journal of Solid-State Circuits, vol. 29, no. 3, March 1994.