Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Саргсян, Вреж Каренович

• Саргсян, Вреж Каренович
• кандидат наук
• 2015

Оглавление диссертации кандидат наук Саргсян, Вреж Каренович

Содержание

Введение

Глава 1. Обзор существующих методов восстановления работоспособности устройств памяти

1.1 Этапы оптимизации выхода годных микросхем

1.2 Оптимизация выхода годных устройств памяти

1.3 Современные методы восстановления работоспособности устройств памяти 16 1.3.1 Этапы восстановления работоспособности устройств памяти

1.4 Различные встроенные подходы к восстановлению работоспособности устройств памяти

1.4.1 Аппаратное восстановление работоспособности памяти

1.4.2 Программное восстановление работоспособности памяти

1.4.3 Самовосстановление работоспособности памяти

1.5 Обзор стандартов тестопригодного проектирования

1.6 Стандарт IEEE 1149.1-2013 - Порт тестового доступа и архитектура граничного сканирования

1.7 Исследование архитектуры стандарта IEEE 1500

1.8 Инфраструктурный СФ-блок, реализующий восстановление работоспособности систем памяти

1.8.1 Архетиктура обертки памяти - mwrapper

1.8.2 Управление процесса восстановления работоспособности систем памяти

1.9 САПР для создания HDL-описаний

1.10 Выводы по первой главе

Глава 2. Разработка метода оптимального проектирования анализатора,

предназначенного для решения задачи восстановления работоспособности устройств памяти

2.1 Анализ возможности восстановления работоспособности устройств памяти

2.2 Алгоритмы анализа возможности восстановления

2.3 Метод проектирования анализатора, предназначенного для решения задачи восстановления работоспособности устройств памяти

2.4 Практическая реализация схемы анализатора

2.4.1 Принцип работы базовых модулей

2.4.2 Принцип работы основных модулей

2.5 Анализ результатов моделирования и синтеза

2.6 Выводы по второй главе

Глава 3. Исследование и разработка маршрутов восстановления работоспособности систем памяти

3.1 Маршрут восстановления работоспособности систем памяти

3.2 Логическая схема, осуществляющая трансфер инструкций по восстановлению работоспособности памяти

3.3 Маршрут восстановления работоспособности систем памяти с применением принципа контейнера

3.4 Результаты моделирования схемы FCU-контроллера с применением принципа контейнера

3.5 Маршрут восстановления работоспособности систем памяти с применением принципа выборочного контейнера

3.6 Результаты моделирования схемы FCU-контроллера с применением принципа выборочного контейнера

3.7 Выводы по третьей главе

Глава 4. Разработка программного обеспечения для генерации

Verilog-описаний СФ-блоков, реализующих восстановление работоспособности устройств памяти

4.1 Описание программы BISR COMPILER

4.2 Входные конфигурационные параметры программы BISR COMPILER

4.2.1 Определение параметров анализатора, предназначенного для решения задачи восстановления работоспособности устройств памяти

4.2.2 Определение параметров FCU-контроллера

4.3 Ядро программы BISR COMPILER

4.4 Список шаблонов программы BISR COMPILER

4.5 Маршрут проверки Verilog-описаний с помощью программы BISR COMPILER

4.6 Оценка эффективности программы BISR COMPILER

4.7 Выводы по четвертой главе

Заключение

Обозначения и сокращения

Список литературы

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти»

Введение

Актуальность темы диссертации. Встроенные устройства памяти считаются одним из основных компонентов современных систем на кристалле (СнК). Система памяти, за счет большой плотности размещения и значительной площади, занимаемой ею на кристалле, является заметным источником дефектов изготовления, снижающим процент выхода годных микросхем [1-5]. Таким образом, одной из наиболее актуальных задач в разработке СнК является создание методов восстановления работоспособности устройств памяти, обеспечивающих приемлемый уровень выхода годной памяти и, как следствие, СнК в целом. В диссертационной работе рассматриваются задачи восстановления работоспособности встроенных в кристалл энергозависимых устройств памяти.

Традиционные подходы, использующие внешнее, по отношению к тестируемой микросхеме, оборудование (Automated Test Equipment — ATE), не могут эффективно решать вопросы восстановления работоспособности устройств памяти. Для оптимизации процента выхода годной памяти осуществляется внедрение набора сложных функциональных блоков (СФ-блоков, IP-блок), получивших название инфраструктурных СФ-блоков (Infrastructure IP, I-IP) [6-17]. Они включаются в конструкцию ИС и используются во время различных фаз реализации изделия. Большинство из известных IP блоков являются функциональными, например, встроенный процессор, ЗУ, аналоговые ядра и т.д. Инфраструктурные СФ-блоки не являются функциональными. Они встраиваются в ИС исключительно с целью обеспечения надежности и ориентированы на комплексное решение проблемы тестирования и восстановления работоспособности компонентов СнК. Главным достоинством инфраструктурных СФ-блоков является минимальное использование внешнего дополнительного оборудования, относительно небольшая стоимость, а также возможность тестирования и восстановления устройства конечным пользователем. В развитии методологий встроенного тестирования и восстановления существенным является создание стандартов тестопригодного проектирования [18-29].

С увеличением объемов памяти на кристалле осложнились также задачи, связанные с их тестированием и восстановлением. В рамках встроенных методов восстановления работоспособности памяти можно выделить следующие основные проблемы:

> встроенный анализ возможности восстановления (Built-in Repair-Analysis, BIRA) и генерация инструкций по восстановлению;

> загрузка инструкций по восстановлению в устройства памяти, переконфигурация матрицы или ее отдельных частей;

> перезагрузка инструкций по восстановлению в устройства памяти после переключения напряжения питания системы памяти.

Процесс анализа возможности восстановления состоит из выявления дефектных элементов матрицы памяти (строк и/или столбцов), которые должны быть заменены доступными избыточными компонентами. Анализ возможности восстановления и генерация инструкций по восстановлению являются функцией анализатора (BIRA-контроллера). Основная задача анализатора — оптимальное покрытие дефектных элементов памяти минимальным количеством избыточных элементов. На его долю обычно приходится основная часть дополнительного оборудования, следовательно, главное требование, которое к нему предъявляется, в дополнение к указанным функциям - компактность. С увеличением количества избыточных элементов, однако, осложняются структуры анализаторов и увеличиваются их физические размеры. Таким образом, в работе рассматриваются алгоритмы анализа возможности восстановления работоспособности памяти, методы их реализации и предлагается новый метод проектирования анализатора.

Одним из важных параметров процесса восстановления работоспособности памяти является продолжительность его выполнения. На этапах оптимизации процента выхода годных продукций на производственных линиях микросхемы поэтапно подвергаются разным испытаниям (перегрев, изменение номинального напряжения питания и т.д.). В результате этого в локальных регистрах накапливается информация о найденных дефектах (инструкция по

восстановлению), на основе которой осуществляется переконфигурация поврежденных матриц. В случае восстановления энергозависимой памяти, отключение напряжения питания приводит уже переконфигурированные матрицы в начальное состояние. Поэтому инструкции по восстановлению записываются в постоянную память микросхемы (обычно в массив памяти электронного предохранителя - eFuse) и загружаются в устройства памяти при каждом включении питания микросхемы. Этот процесс известен как самовосстановление памяти (memory self-repair). Кроме того, в современных микросхемах для решения проблемы снижения потребляемой мощности используются особые режимы работы микросхемы (режим энергосбережения, режим сна и т.д.). При переключении в такие режимы отключается питание незадействованных блоков и функций микросхем. В число таких блоков часто попадают блоки памяти, и, следовательно, для них снова возникает необходимость перезагрузки инструкций по восстановлению из массива eFuse. Этот процесс в современных микросхемах является довольно проблематичным поскольку периодическое чтение инструкций по восстановлению из массива eFuse и декодирование приводит к увеличению продолжительности процесса восстановления. В этих условиях, актуальной становится задача разработки новых маршрутов восстановления работоспособности устройств памяти, позволяющих сократить продолжительность процесс восстановления.

Целью настоящей диссертационной работы является исследование и разработка методов проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти, и создание программной среды, в которой реализуются предлагаемые методы.

Для достижения поставленной цели в диссертационной работе решаются следующие задачи:

> Разработка метода проектирования оптимального с точки зрения площади анализатора, предназначенного для решения задачи восстановления работоспособности устройств памяти.

> Разработка маршрутов восстановления работоспособности систем памяти, ориентированных на сокращение продолжительности процесса восстановления.

> Разработка алгоритма генерации HDL (Hardware Description Language)-описаний и программы для автоматизации проектирования СФ-блоков, реализующих восстановление работоспособности памяти.

> Апробация предложенных разработок на компиляторе, генерирующем HDL-описания.

Научная новизна разработок, представленных в данной диссертационной работе, заключается в следующем:

✓ Разработан новый метод проектирования анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти. В отличие от существующих, предлагаемый метод при помощи диаграмм потребления избыточных элементов снижет размерность алгоритма анализа возможности восстановления и позволяет уменьшить площадь схемы.

S Разработаны новые и оптимальные с точки зрения продолжительности маршруты восстановления работоспособности систем памяти. По сравнению с существующими, в предлагаемых маршрутах инструкции по восстановлению загружаются в устройства памяти не из массива eFuse, а из спроектированных специальных структур - контейнеров, что позволяет сократить продолжительность процесса восстановления.

S Разработан и программно реализован алгоритм генерации Verilog-описаний СФ-блоков, обеспечивающих восстановление работоспособности памяти. В отличие от существующих, разработанный инструмент позволяет оценивать и планировать параметры (площадь схемы/время восстановления) схемы до ее создания.

Практическая ценность работы.

Предложенные метод и маршруты могут быть использованы на этапах проектирования инфраструктурных СФ-блоков, предназначенных для тестирования и восстановления работоспособности устройств памяти, а также в программных обеспечениях, генерирующих HDL-описания.

Реализация и внедрение результатов работы.

Разработана компьютерная программа - BISR COMPILER, которая генерирует Verilog-описание СФ-блоков, реализующих восстановление работоспособности устройств памяти. Разработанные маршруты восстановления работоспособности систем памяти и метод проектирования СФ-блока, реализующего восстановление работоспособности устройств памяти были внедрены в ОАО "Ангстрем", ЗАО "Синопсис Армения", а также в учебный процесс НИУ «МИЭТ», что подтверждено актами о внедрении.

Положения, выносимые на защиту.

1. Метод проектирования анализаторов, предназначенных для решения задачи восстановления работоспособности устройств памяти.

2. Маршруты восстановления работоспособности систем памяти.

3. Программный инструмент, генерирующий Verilog-описание СФ-блоков, реализующих восстановления работоспособности устройств памяти.

Достоверность результатов обеспечивается математическим обоснованием полученных научных результатов, сравнением практических результатов с результатами моделирования, совпадением результатов.

Апробация работы.

Результаты диссертационной работы предлагались в качестве доклада и обсуждались на следующих конференциях:

1. XVIII Всероссийская научно-техническая конференция молодых ученых и студентов с международным участием «Современные проблемы радиоэлектроники» - Красноярск, 2015.

2. 22-я всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015» -Москва, 2015.

3. XII конференция «Восток - Запад: проектирование и диагностирование цифровых устройств» - Киев, 2014.

4. 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013» - Москва, 2013.

5. XVI международная научно-практическая конференция «Фундаментальные и прикладные исследования, разработка и применение высоких технологий в промышленности и экономике» - Санкт-Петербург, 2013.

6. Интернет-конференция «Перспективные инновации в науке, образовании, производстве и транспорте 2013» - Одесса, 2013.

7. Интернет-конференция «Современные проблемы и пути их решения в науке, транспорте, производстве и образовании 2013» - Одесса, 2013.

Публикации. Результаты диссертационной работы отражены в 10 научных работах, в том числе 3-х статьях опубликованных в журналах, входящих в перечень ВАК, а также в тезисах 7 докладов на научно-технических конференциях. Еще одна статья размещена в цифровой библиотеке IEEE Xplore [32] и индексирована в базе данных Scopus.

Структура и объем диссертации. Диссертация состоит из введения, четырех глав, заключения и списка используемой литературы. Диссертация изложена на 115 листах основного текста, включая 64 рисунка и список литературы из 100 наименований.

Первая глава диссертации посвящена исследованию методов восстановления работоспособности устройств памяти. Рассмотрены этапы восстановления памяти и особенности проектирования встроенных в кристалл инфраструктурных СФ-блоков, обеспечивающих восстановления работоспособности устройств памяти, а также IEEE стандарты тестопригодного проектирования. Сформулирована мотивация исследования, обоснована актуальность темы, определены цели и задачи диссертационной работы.

Во второй главе рассматриваются алгоритмы анализа возможности восстановления работоспособности памяти и существующие методы проектирования встроенных в кристалл анализаторов, предназначенных для решения задачи восстановления. Предлагается метод проектирования

анализаторов на основе диаграмм потребления. Представлены практические реализации схем анализаторов, проведен сравнительный анализ результатов моделирования и синтеза. Приведены результаты численных экспериментов, доказывающие эффективность предложенного метода.

В третьей главе рассматриваются маршруты восстановления работоспособности систем памяти. Представлены новые маршруты, позволяющие сократить продолжительность процесса восстановления работоспособности систем памяти. Представлены практические реализации СФ-блока, выполняющей восстановление работоспособности систем памяти. Проведен сравнительный анализ результатов, доказана эффективность предложенных маршрутов.

В четвертой главе представлен программный инструмент -BISR COMPILER, с помощью которого генерируется Verilog-описание СФ-блоков, реализующих этапы восстановления работоспособности устройств памяти. Проведены эксперименты для ряда тестовых схем с применением предложенных во второй и в третьей главах методов и маршрутов. Полученные результаты сравнены с результатами программы STAR Memory System (SMS) [33] компании Synopsys.

В заключении перечислены основные результаты диссертационной работы.

Глава 1. Обзор существующих методов восстановления работоспособности

устройств памяти

1.1 Этапы оптимизации выхода годных микросхем

Разработка каждой новой полупроводниковой технологии приводит к все большему уменьшению интегральных схем (ИС) и обеспечивает более высокие значения характеристик, тем самым увеличивая функциональные возможности ИС. Современные методы проектирования и возможности производства ИС позволяют получить схему, выполняющую функции целого устройства - систему на кристалле (СнК) [34-39]. Методология проектирования СнК предполагает частое использование одних и тех же так называемых сложно-функциональных блоков (СФ-блоков) в разных проектах [37]. Использование методологии так называемого повторнопригодного проектирования (reuse-based design methodology) значительно упрощает задачу разработчика СнК, сокращает время проектирования и, следовательно, время выхода на рынок. СФ-блоки могут быть двух типов: мягкий макрос (soft macros) или жесткий макрос (hard macros). Мягкий макрос предполагает использование синтезабельного HDL (Hardware Desciption Language) описания на регистровом уровне (Register Transfer Languge RTL). Жестокий макрос предполагает применение в виде GDSII-файла, т.е. в виде полностью размешанного и оттрассированного поставщиком схемного компонента.

В общем виде, в состав типичной СнК могут входить такие компоненты, как (Рисунок 1.1):

• микропроцессор (или микропроцессоры) и подсистема памяти

(статической и/или динамической);

• шины - центральная (высокоскоростная) и периферийная — для обмена данными между блоками;

• контроллер внешней памяти (например, DRAM, SRAM или Flash);

• контроллер ввода/вывода информации: PCI, Ethernet, USB и т.д.;

• видеодекодер (например, MPEG2, AVI, ASF);

• интерфейсы JTAG, UART (universal asynchronous receiver/transmitter) и т.д.

Внешняя память

ЦПУ

<-►

Контроллер памяти

.....

Устройство памяти

Центральная шина

Перифейная шина

JTAG

UART

Контроллер ввода/вывода

I

ИЗ

Контролер шины

I

Контроллер прерываний

Рисунок 1.1— Структура СнК

Развитие методов проектирования и добавление новых функций в СнК выгодно конечному пользователю, однако, с другой стороны, это приводит к тому, что схемы становятся более восприимчивы к дефектам. Каждая новая технология выявляет новые и более сложные типы дефектов [40]. В настоящее время нанометровые технологии достигают уровня дефектности, который приводит к снижению процента выхода годных микросхем и надежности и, следовательно, увеличению периода освоения производства и времени достижения массового выпуска. Интерес рынка к СнК и увеличение их производства ставит перед учеными новые вопросы обеспечения качества и надежности изделий.

Задачи оптимизации выхода годных СнК возникают на разных этапах разработки СнК. Для решения этих задач в маршруте разработки СнК применяются циклы оптимизации, которые включают в себя 3 основные функции: тестирование, анализ возможности восстановления и восстановление работоспособности (TAB) (Рисунок 1.2) [9].

Тестирование

Анализ

возможности

восстановления

Восстановление

Рисунок 1.2 - Этапы оптимизации СнК

Первый цикл оптимизации выполняется на неразрезанной кремниевой пластине. Этот цикл включает в себя также процедуру проверки кремния, характеристика процессов и т.п. Второй цикл осуществляется после разделения

полупроводниковой пластины на отдельные кристаллы. Последний этап подразумевает выполнение этапов оптимизации на корпусированных микросхемах и называется саморемонтом.

1.2 Оптимизация выхода годных устройств памяти

Важной тенденций в среде СнК является значительное возрастание удельного веса устройств памяти. Согласно оценкам экспертов международного плана по развитию полупроводниковой технологии (International Technology Roadmap for Semiconductors - ITRS) [3], увеличение удельного веса устройств памяти на кристалле приводит к ее полному доминированию на кристалле, и к 2017 году доля устройств памяти в СнК достигнет 70% (Рисунок 1.3).

а ЦПУ, ЦПОС другие СФ

-1

il ш

11

- 1 I •

JL LI 1:11

Размер кэша ARM процессороз

л площадь памяти л площадь повторно пригодных СФ • площадь новыхСФ

Источник Semico. 2011

ARM2 ARM 7 ARM 9 Cortex Источник. Wikipedia

f i

Источник Semico. 2011

Рисунок 1.3 - Рост доли устройств памяти в общем объеме СнК

Встроенные устройства памяти благодаря большой плотности размещения и значительной площади, занимаемой ими на кристалле, являются заметными источниками дефектов изготовления, снижающими процент выхода годных

микросхем. Следовательно, для того чтобы обеспечить приемлемый процент выхода годных микросхем, надо обеспечить высокий процент выхода годной памяти (ВГП).

Процесс оптимизации выхода годных устройств памяти также состоит из TAB цикла:

1) тестирование памяти, заключающееся в подаче тестовых воздействий, ориентированных на выявление определенных классов дефектов [41-54];

2) в случае возникновения дефектов необходима дополнительная процедура анализа возможности восстановления;

3) после определения множества дефектов необходимо активизировать процесс восстановление работоспособности памяти (ремонт) - замену дефектных элементов избыточными компонентами.

1.3 Современные методы восстановления работоспособности устройств

памяти

В области тестирования и восстановления работоспособности устройств памяти было осуществлено множество исследований, изучены и предложены разные методы их осуществления. Более эффективными считаются подходы, основанные на применении встроенных в микросхему (on chip) структур, реализующие ремонт памяти (Built-in Self-Test - BIST, Built-in Self-Repair -B1SR). Встроенные методы появились как результат развития двух различных подходов к тестированию: внешнего тестового оборудования (ATE) и традиционных подходов DFT (проектирование контролепригодности, Design for Test), как например, сканирование. BIST интегрирует высокоскоростные и точные части внешних ATE непосредственно в ИС. Эта интеграция охватывает уровни тестирования, диагностики и отладки чипа, платы и системы.

1.3.1 Этапы восстановления работоспособности устройств памяти

С целью восстановления работоспособности устройств памяти и повышения процента выхода годной памяти, в структуру памяти помещают избыточные элементы, которые в случае необходимости должны заменять поврежденные элементы.

На рисунке 1.4 представлен процент выхода годных устройств памяти, в зависимости от возможности восстановления.

О1---^-=-=-=-

3 5 11 22 43 65 86

Памяти на кристалле (%)

bits 32 Mbits

£ 30

и Î=T

л 20 С

1Mbit 2 Mbits 4 Mbits 8 Mbits 16 Mbits 24 M

100

-3 и оолее резервные элементы

или 2 резервные элементы О резервные элементы

Рисунок 1.4 - График улучшенного выхода годной продукции для памяти с

избыточностью

На рисунках 1.5а и 1.56 представлены, соответственно, структуры матриц с возможностью восстановления работоспособности и без.

Избыточные элементы

д е

ш.

с

т р

о к

I г •1|Цщ||( иг!

д е

ш.

с

т р

о к

Дешифратор столбцов

а

Дешифратор столбцов

Рисунок 1.5 - а) Память с возможностью восстановления работоспособности, б) память без возможности восстановления работоспособности

Как видно, устройство памяти с возможностью восстановления представлено двумя частями:

■ функциональные ячейки;

■ избыточные или запасные ячейки.

Функциональные и избыточные ячейки объединяются в столбцы и строки. При обнаружении дефекта ячейка (строка и/или столбец), содержащая дефектный элемент, отключается от функциональной структуры памяти и на ее место подключается строка (столбец) из резерва (Рисунок 1.6).

Матрица памяти

Г

XI

: \

\ ч

/Ч \

4 »с

\

Резервная строка \ Резервный столбец

I \

Дефектная строка Дефектный столбец

Рисунок 1.6 - Замена дефектных элементов

Процедура тестирования, как правило, осуществляется с помощью встроенного в СнК В18Т-контроллера (Рисунок 1.7).

Рисунок 1.7 - Схема В18Т-контроллера

Стандартный механизм BIST предназначен для генерации тест-векторов на основе заранее заданного алгоритма тестирования памяти, реализованного в виде некоторой диаграммы состояний. Уплотнение геометрии размещения компонентов внутри микросхем и соответствующее увеличение плотности памяти приводит к появлению новых типов дефектов, механизм возникновения которых плохо предсказуем, и, соответственно, тестирование таких дефектов усложнено. Если такие дефекты не обнаружить на этапе производства микросхем, то этим придется заниматься при анализе неисправных микросхем на этапе возвратов, что может обусловить значительные проблемы с качеством и стоимостью микросхем. Неэффективный ремонт может, однако, привести к еще большим затратам. В настоящее время существуют программируемые средства встроенного самотестирования BIST [55-61], позволяющие загрузить в тестер или прямо на кристалл программный код, реализующий алгоритм тестирования памяти случайными векторами. Кроме того, эти средства позволяют также реализовать любые новые и усовершенствованные алгоритмы тестирования для локализации новых механизмов возникновения дефектов.

1.4 Различные встроенные подходы к восстановлению работоспособности

устройств памяти

В дополнение к эффективному тестированию микросхем в процессе их производства, процедура оптимизации выхода годной памяти должна содержать еще две базовые составляющие: анализ возможности восстановления и восстановление [2].

Анализ возможности восстановления работоспособности состоит из выявления дефектных элементов памяти (строк и/или столбцов), которые должны быть заменены доступными избыточными элементами. Такой анализ, как тестирование, может быть выполнен либо модулем, встроенным в кристалл, либо внешним модулем по отношению к кристаллу. При использовании внешнего модуля вся информация о найденных неисправностях записывается и

обрабатывается внешними по отношению к тестируемой микросхеме средствами, что приводит к значительным затратам времени. Это является безусловным недостатком подобного подхода, и по этой причине большинство современных методик ремонта памяти выполняют анализа возможности ремонта на самом кристалле. Этот подход называется встроенным анализом возможности восстановления (Built-in Repair Analysis, BIRA). При таком подходе нет необходимости записывать данные о найденных неисправностях во внешнее устройство, так как данные для анализа поступают в режиме реального времени из BIST-контроллера. По окончанию тестирования памяти механизм BIRA находит адрес избыточного элемента памяти, необходимый для замещения дефектного элемента.

Различают два основных способа восстановления работоспособности памяти: с помощью инструкций, хранящихся в постоянном запоминающем устройстве (ПЗУ) чипа (аппаратное восстановление, или hard repair), и программное восстановление (soft repair).

1.4.1 Аппаратное восстановление работоспособности памяти

При таком подходе набор инструкций по восстановлению работоспособности памяти записывается в постоянную память чипа при помощи программируемых плавких предохранителей, или перемычек, либо электронных, либо лазерных. Лазерный предохранитель программируется в результате плавления металлического контакта, тогда как электронный предохранитель (eFuse) имеет собственную флэш-память, программируемую повышением уровня напряжения. Применимость электронных предохранителей eFuse стремительно возрастает, так как их размеры примерно в 2—3 раза меньше (0,02 мм2 вместо 0,05 мм2), а процесс их программирования не требует специального или дополнительного оборудования. По этой причине электронные предохранители зачастую ассоциируются с подходом, называемым самовосстановление работоспособности памяти.

1.4.2 Программное восстановление работоспособности памяти

При этом подходе набор инструкций по восстановлению работоспособности памяти вводится в энергозависимую память, обычно в некоторые регистры сканирования, при каждом включении питания микросхемы. Программное восстановление обладает преимуществами перед аппаратным подходом, так как при обнаружении новых дефектов, проявляющихся с течением времени, новые инструкции по восстановлению могут вводиться в реальном времени, что обеспечивает наибольшую надежность микросхемы. Поскольку набор инструкций по восстановлению работоспособности памяти не хранится на самом чипе, они должены храняться на каком-либо внешнем устройстве или генерироваться в реальном времени в момент включения питания. Вариант хранения таких инструкций на внешнем устройстве с точки зрения логистики выглядит хуже, поскольку требует постоянного администрирования в силу множественности и разнообразия микросхем памяти. По этой причине метод программного восстановление памяти ассоциируется, как правило, с применением подхода BIRA, что позволяет генерировать инструкции по восстановлению памяти непосредственно на чипе при включении питания микросхемы.

Список литературы диссертационного исследования кандидат наук Саргсян, Вреж Каренович, 2015 год

Список литературы

1. Зорян, Е. Тестирование трехмерных чипов, содержащих межуровневые перемычки /Е. Зорян, Э. Я. Мариниссен // Компоненты и технологии. - 2011. -№2.-С. 19-24.

2. Городецкая, Г. Восстановление работоспособности элементов памяти с раздельным питанием / Г. Городецкая // Компоненты и технологии. — 2010. — № 10,- С. 127-134.

3. International Technology Roadmap for Semiconductors (ITRS) [Электронный ресурс]. - Режим доступа: http://www.itrs.net/.

4. Kaushik, S. Embedded memory test and repair optimizes SoC yields /S.Kaushik, Y.Zorian // [Электронный ресурс]. — Режим доступа:

http://www.edn.com/design/test-and-measurement/4390489/Embedded-memory-test-and-repair-optimizes-SoC-yields-

5. Edenfeld, D. Technology Roadmap for Semiconductors / D. Edenfeld, A. B. Kahng, M. Rodgers, Y. Zorian // Computer. - 2004. - pp. 47-56.

6. Хаханов, В.И. Инфраструктура Диагностического Обслуживания SoC / В.И. Хаханов // Вестник Томского Государственного Университета. — 2008. — № 4(5).-С. 74-101.

7. Макаренко, В. Методы внутрисхемного тестирования в производстве электронной техники /В. Макаренко// Электронные компоненты и системы. -2000. -№ 10.

8. Shoukourian, S. SoC Yield Optimization via an Embedded-Memory Test and Repair Infrastructure / S. Shoukourian, V. Vardanian, Y. Zorian // IEEE Design and Test of Computers. - 2004. - pp. 200 - 207.

9. Zorian, Y. Embedded-Memory Test and Repair: Infrastructure IP for SoC Yield /Y. Zorian, S. Shoukourian // IEEE Design and Test of Computers. —2003. -pp. 58 — 66.

10. Zorian, Y. What is Infrustructure IP /Y. Zorian // IEEE Design & Test of Computers. — 2002. - pp. 5-7.

11. Bommireddy, A. Test and debug of networking SoCs - a case study / A. Bommireddy, J. Khare, S.-T. Su, S. Shaikh, // Proc. VTS. - 2000. - pp. 121-126.

12. Tehranipour, M. H. Embedded Test for Processor and Memory Cores in System-on-Chips /М. H. Tehranipour, S. M. Fakhraie, M. Nourani, M. R. Movahedin, Z. Navabi // International Journal of Science and Technology. - 2003. - vol. 10. - №4. - pp. 486-494.

13. Darbinyan, K. A Robust Solution for Embedded Memory Test and Repair / K. Darbinyan, G. Harutyunyan, S. Shoukourian, V. Vardanian, Y. Zorian // Asian Test Symposium. -2011.- pp. 461 -462.

14. Pateras, S. IP for Embedded Diagnosis / S. Pateras // IEEE Design & Test of Computers. - 2002. - vol. 19.-№3.-pp. 44-53.

15. Dupont, E. Embedded Robustness IP /Е. Dupont // IEEE Design & Test. - 2002. -vol. 19.-№3.

16. Pateras, S. Best Practices for Cost Effective Test and Yield Optimization of Embedded Memories /S. Pateras // FSA Forum. - 2006. - vol. 1(3).

17.Хаханов, В.И. Алгебро-логический метод ремонта встроенной памяти SoC/ В.И. Хаханов, А.В. Хаханова, Е.И. Литвинова // Отказоустойчивые системи. -2008.-№1.-С. 99- 109.

18. 1149.1 -2013 - IEEE Standard for Test Access Port and Boundary-Scan Architecture [Электронный ресурс]. - Режим доступа: https://standards.ieee.Org/findstds/standard/l 149.1 -2013.html

19. Городецкий, А. Введение в стандарт IEEE 1500 для тестопригодного проектирования СнК / А. Городецкий, JI. Курилан// Производство электроники: технологии, оборудование, материалы. — 2011. - №7. — С. 57-60.

20. Кольский, Н. Интерфейс JTAG: тестирование плат, программирование и отладка/ Н.Кольский // Печатный Монтаж. - 2009. - №1. — С. 36-40.

21. IEEE Standard for Embedded Core Test - IEEE Std. 15002005. New York: IEEE, 2005 - Режим доступа: http://grouper.ieee.org/groups/1500/

22. Zorian, Y. IEEE 1500 utilization in SOC design and test / Y. Zorian, A. Yessayan // ITC International Test Conference. - 2005. - pp 552.

23. 1149.1-2001 - IEEE Standard Test Access Port and Boundary Scan Architecture [Электронный ресурс]. — Режим доступа: https://standards.ieee.Org/findstds/standard/l 149.1 -2001 .html

24. Standard for Mixed-Signal Test Bus [Электронный ресурс]. - Режим доступа: http://gr0uper.ieee.0rg/gr0ups/l 149/4/

25. Городецкий, А. Введение в технологию граничного сканирования /

A.Городецкий, JI. Курилан // Производство электроники. - 2007. - № 5. - с 15.

26. Платунов, А. Механизм граничного сканирования в неоднородных микропроцессорных системах / А. Платунов, Н. Постников, А. Чистяков // Chip News.- 2000. -№ 10.-с 8-13.

27. Рустинов, В. Разделяй и властвуй — принцип граничного сканирования» /

B.Рустинов, А.Городецкий/ Chip News. - 2001. — № 6. — с. 14-19.

28. IEEE 1149.1 совместимый интерфейс граничного сканирования JTAG [Электронный ресурс]. — Режим доступа:

http://www.gaw.ru/html.cgi/txt/doc/micros/avr/arh xmega aZ28.htm

29. Silva, F. The Core Test Wrapper Handbook. Rationale and Application of IEEE Std. 1500 / F. Silva, T. McLaurin, T. Waayers. - USA: Springer. - 2006. - 10 p.

30. IEEE Standard for Verilog Hardware Description Language. - Mode of access: http://ieeexplore.ieee.org/xpl/mostRecentIssue.jsp7punumber-10779

31. SystemVerilog - Mode of access: http://www.systemverilog.org.

32. Цифровоя библиотекя IEEE Xplore [Электронный ресурс]. - Режим доступа: www.ieeexplore.com.

33. DesignWare Self-Test and Repair (STAR) Memory System -Mode of access: http://www.synopsys.com/dw/ipdir.php?ds=dwc bist ip

34. Евтушенко, H. Методология проектирования систем на кристалле. Основные принципы, методы, программные средства / Н.Евтушенко, В.Немудров,

И.Сырцов // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. - 2003. - №6. - С. 7-11.

35. Keating, М. Reuse Methodology Manual. For System-on-a-Chip Designs/ M. Keating, P. Bricaud / - Kluwer. - 2002.

36. Chang, H. Surviving the SOC Revolution: A Guide to Platform-Based Design / H. Chang, L. Cooke, M. Hunt, G. Martin, A. McNelly, L. Todd - Norwell Massachusetts:Kluwer, - 1999. - 10 p.

37. Казеннов Г.Г. Основы проектирования интегральных схем и систем/ Г.Г. Казеннов/ - М.: БИНОМ. Лаборатория знаний, 2009. - 218 с.

38. Saleh, R. System-on-Chip: Reuse and Integration / R. Saleh, S Wilton, S. Mirabbasi, A. Ни, M. Greenstreet, G. Lemieux, P.P. Pande, C. Grecu, A. Ivanov //Proceedings of the IEEE. - 2006. - Vol. 94(6). - pp. 1050-1069.

39. Bindal, A. An Undergraduate System-on-Chip (SoC) Course for Computer Engineering Students /А. Bindal, S. Mann, B. N. Ahmed, L. A. Raimundo// IEEE Transactions on education. - 2005. - vol. 48. - №2. - pp 10-25.

40. Harutyunyan, G. Extending Fault Periodicity Table for Testing Faults in Memories under 20nm/ G. Harutyunyan, S. Shoukourian, V. Vardanian, Y. Zorian // Proceedings of IEEE East-West Design & Test Symposium. - 2014. - pp. 12-15.

41.Harutunyan, G. A March-Based Fault Location Algorithm with Partial and Full Diagnosis for All Simple Static Faults in Random Access Memories / G. Harutunyan, V.A. Vardanian, Y. Zorian // DDECS. - 2007. - pp. 145-148.

42. Harutunyan, G. An Efficient March-Based Three-Phase Fault Location and Full Diagnosis Algorithm for Realistic Two-Operation Dynamic Faults in Random Access / G. Harutunyan, V.A. Vardanian, Y. Zorian // Proceedings of 26rd IEEE VLSI Test Symposium. - 2008. - pp. 95 - 100.

43. Hamdioui, S. The state-of-art and future trends in testing embedded memories /S. Hamdioui, G. Gaydadjiev, A.V. Goor //Proceedings records of Int. Workshop Memory Technology, Design, Test. - 2004. - pp. 54-59.

44. Новиков, А.С. Функциональное тестирование ОЗУ / А.С. Новиков, С.Г. Шаршунов // Международная конференция «Компьютерные науки и информационные технологии. — 2009. — 45 с.

45. Микитюк, В.Г. Методы и алгоритмы встроенного тестирования ОЗУ: дисс. канд.тех.наук:05.13.12 / Микитюк В.Г. -Минск,1996. - 15 с.

46. Новиков, А.С. Алгоритм тестирования памяти / А.С. Новиков, С.Г. Шаршунов // Международная конференция «Автоматизация проектирования дискретных систем» CAD - DD' 2001. - 2001. - С. 69-72.

47. Harutunyan, G. Minimal March tests for detection of dynamic faults in random access memories / G. Harutunyan, V. A. Vardanian, Y. Zorian, //JETTA. - 2007. -vol. 23. -№1. - pp. 55-74.

48. Harutyunyan, G. Symmetry Measure for Memory Test and Its Application in BIST Optimization/ G. Harutyunyan, A. Hakhumyan, S. Shoukourian, A. Valery Vardanian, Y. Zorian//J Electron Test. - 2011. — pp. 753-766.

49. Van De Goor, A. J. Using march tests to test SRAMs / A. J. Van De Goor // IEEE Design&Test, - 1993. - vol. 10. - № 1. - pp. 8-14.

50. Harutunyan, G. Minimal March tests for Dynamic Faults in Random Access Memories / G. Harutunyan, V. A. Vardanian // European Test Symposium. - 2007. -pp. 223 - 227.

51. Harutunyan, G. Minimal March-Based Fault Location Algorithm with Partial Diagnosis for Random Access Memories / G. Harutunyan, V. A. Vardanian // CSIT. -2005.-pp. 519-522.

52. Harutunyan, G. Minimal March-Based Fault Location Algorithm with Partial Diagnosis for All Static Faults in Random Access Memories / G. Harutunyan, V.A. Vardanian, Y. Zorian //DDECS. - 2006. - pp. 260-265.

53.Хигами, И. Куросе и др., Генерация тестов диагностики неисправностей перехода между логическими состояниями, Производство электроники. — № 5 - 2011 (перевод Галит Городецкой).

54. Youn, D. A microcode-based memory BIST implementing modified march algorithm / D. Youn, T. Kim, S. Park // Proceedings of IEEE Asian Test Symposium. -2001.-pp. 391-395.

55. Zarrineh, K. On programmable memory built-in self test architectures/ K. Zarrineh, S. J. Upadhyaya// IEEE Conference on Design, Automation and Test in Europe. -1999. -pp. 708-713.

56. Boutobza, S. Programmable memory BIST/ S. Boutobza, M. Nicolaidis, K.M. Lamara, A. Costa, // IEEE International Test Conference, - 2005. - pp. 1155-1164.

57. Hakhumyan, A. Imp;ementation of a Flexible BIST Architecture Based on Programmability of Test Operetions, Patterns and Algorithms /А. Hakhumyan, G. Harutyunyan// -Computer Science and Information Technologies (CSIT), — 2011.— pp. 287-290.

58. Саргсян В.К. Исследование перспективы развития схем самотестирования / В.К. Саргсян, А.А. Манукян// 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2013»: тезисы докладов. - М: МИЭТ. -2013. - 110 с.

59. Саргсян, В.К Программируемые инфраструктуры самотестирования /В.К Саргсян// Сборник научных трудов Sworld.TexHH4ecKne науки. - 2013. - Том 8.

- С. 68-72. - Режим доступа: http://sworld.com.ua/index.php/ru/technical-sciences-213/electrical-engineering-radio-engineering-213/17998-213-653

60. Tsai, С.Н. Processor-programmable memory BIST for bus-connected embedded memories / C.H. Tsai, C.W. Wu // Proceedings of Asia and South Pacific Design Automation Conference. -2001. - pp. 325-330.

61. Benso, A. Programmable built-in self-testing of embedded RAM clusters in a system-on-chip architectures/ A. Benso, S. Di Carlo, G. Di Natale, M. Lobetti Bodoni, P. Prinetto //IEEE Communications Magazine. — 2003. - vol. 41. - №9. -pp. 90-97.

62. Bellas N. Template-Based Generation of Streaming Accelerators From A High Level Representation / N. Bellas, Sek M. Chai, D. Malcolm, D. Linzmeier// 14th

Annual IEEE Symposium on Field-Programmable Custom Computing Machines (FCCM'06), - 2006. - pp. 345-346.

63. Малышенко, Ю.В. Автоматизация диагностирования электронных устройств Ю.В. Малышенко Валерий П. Чипулис, Сергей Г. Шаршунов / — М.: Энергоатомиздат, - 1986. - 304 с.

64. Bilge Е. PARLAK: Parametrized Lock Cache Generator/ E. Bilge, S. Akgul and Vincent J. Mooney// Proceedings of the Design, Automation and Test in Europe Conference and Exhibition (DATE'03), - 2003. - pp. 1138-1139.

65. Grasset A. Automatic Generation of Component Wrappers by Composition of Hardware Library Elements Starting from Communication Service Specification/ A. Grasset, Rousseau F., Ahmed A. Jerraya, //Proceedings of the 16th IEEE International Workshop on Rapid System Prototyping (RSP'05), - 2005. - Volume 00.-pp. 47-53.

66. Del Re, A. Nannarelli, A. Re, M., "A Tool for Automatic Generation of RTLlevel VHDL Description of RNS FIR Filters." Proceedings of Design, Automation and Test in Europe Conference and Exhibition. - 2004. — pp. 686- 687 — Vol.l.

67. Cheng, K.L. Automatic Generation of Memory Built-in Self- Test Cores for System-on-Chip / K. L. Cheng, C.M. Hsueh, J.R. Huang, J.C. Yeh, C.T. Huang, C.W. Wu // Proceedings of IEEE Asian Test Symposium. - 2008. — pp. 91-96.

68. Oehler, P. Analyzing test and repair times for 2D integrated memory built-in test and repair / P. Oehler, S. Hellebrand, H.J. Wunderlich //Proceedings of Design Diag. Electron. Circuits Syst. - 2007. - pp. 1-6.

69. Du, X. Cheng At-speed built-in self-repair analyzer for embedded word-oriented memories/ X. Du, W.T. Cheng // Proceedings of International Conference of VLSI Design. - 2004. - pp. 895-900.

70. Oehler, P. A modular memory BIST for optimized memory repair / P. Oehler, A. Bosio, G. D. Natale, S. Hellebrand// Proceedings of International On-Line Test Symposium. - 2008. - pp. 171-172.

71. Oehler, P. An integrated built-in test and repair approach for memories with 2D redundancy/ P. Oehler, S. Hellebrand, H.H. Wunderlich// Proceedings of Euro Test Symposium. - 2007. - pp. 91-96.

72. Kim, Y I. Built in self repair for embedded high density SRAM / I. Kim, Y. Zorian, G. Komoriya, H. Pham, F. P. Higgins, J. L. Lewandowski // International test conference.- 1998. -pp. 1112-1119.

73. Jeong, W. A fast built-in redundancy analysis for memories with optimal repair rate using a line-based search tree/ W. Jeong, I. Kang, K. Jin, S. Kang //IEEE Trans. Very Large Scale Integration Systems. - 2009. - vol. 17. - №12. - pp. 1665-1678.

74. Jeong, W. An advanced BIRA for memories with an optimal repair rate and fast analysis speed by using a branch analyzer / W. Jeong, J. Lee, T. Han, K. Lee, S. Kang // IEEE Trans. Computer-Aided Design Integrated Circuits and Systems. -2010.-vol. 29.-№12.-pp. 2014-2026.

75. Kuo, S.Y. Efficient spare allocation for reconfigurable arrays/ S.Y. Kuo, W. Fuchs // IEEE Design Test Comput. - 1987. - vol. 4. -№1. - pp. 24-31.

76. Sivvam, S. A Concurrent Self Repair Scheme for Defects in Random Access Memories / S. Sivvam, S. Gotham // International Journal of Innovative Technology and Exploring Engineering. - 2012. - Vol (4). - pp. 44-46.

77. Li, J.F. A built-in self-repair design for RAMs with 2-D redundancies/ J.F. Li, J.C. Yeh, R.F. Huang, C.W. Wu //IEEE Trans. Very Large Scale Integration Systems. -2005.-vol. 13.-№6.-pp. 742-745.

78. Huang, C.T. Wu Built-in redundancy analysis for memory yield improvement/ C.T. Huang, C.F. Wu, J.F. Li, C.W. Wu //IEEE Trans. Reliab. - 2003. - vol. 52. - №4. -pp. 386-399.

79. Sridhar, V. Prasad Built-in self-repair (BISR) technique widely Used to repair embedded random access memories (RAMs) / V.Sridhar, M.R. Prasad // International Journal of Computer Science Engineering. - 2012. - vol. 1. - №01. -pp 42-60.

80. Bordelon, J. A Strategy for Mixed Signal Yield Improvement / J. Bordelon, B. Tranchina, V. Madangarli, M. Craig // IEEE Design & Test of Computers. - 2002. -vol. 19. -№3. -pp 12-21.

81. Rajsuman, R. Design and test of large embedded memories: An overview / R. Rajsuman // IEEE Design Test Comput. - 2001. - vol. 18. -№3. - pp. 16-23.

82. Tabatabaei, S. Embedd Timing Analysis/ S. Tabatabaei, A. Ivanov //IEEE Design & Test. - 2002. - Vol 19. - №3.

83. Zarrineh, K. Adams Defect Analysis and Realistic Fault Model Extensions For Static Random Access Memories / K. Zarrineh, A. P. Deo, R. D. Adams // Proceedings of IEEE International Workshop MTDT. - 2000. - pp. 119-124.

84. Wang, B. Test/Repair Area Overhead Reduction for Small Embedded SRAMs / B. Wang, Q. Xu //Asian Test Symposium. - 2006. - pp. 37 - 44.

85. Youngs, L. Mapping and Repairing Embedded-Memory Defects/ L. Youngs, S. Paramanandam // IEEE Design and Test of Computers. — 1997. - pp. 18 — 24.

86. Cunningham, J. A. The Use and Evaluation of Yield Models in Integrated Circuit Manufacturing / J. A. Cunningham // IEEE Transactions on Semiconductor Manufacturing. - 1990. - vol. 3. -№2. - pp 60-71.

87. Hou, C.S. Memory Built-in Self-Repair Planning Framework for RAMs in SoCs / C.S. Hou, J.F. Li, T.W. Tseng // IEEE Transactions on computer-aided design of integrated circuits and systems. - 2011. - vol. 30. — №11. - pp. 1731-1743.

88. Tseng, T.W. ReBISR: A Reconfigurable Built-in Self-Repair Scheme for Random Access Memories in SOCs / T.W. Tseng, J.F. Li, C.C. Hsu // IEEE Transactions on very large scale integration systems. - 2010. - vol. 18. -№6. - pp. 921-932.

89. Kawagoe, T. A built-in self-repair analyzer (CRESTA) for embedded DRAMs / T. Kawagoe, J. Ohtani, M. Niiro, T. Ooishi, M. Hamada and H.Hidaka // Proceedings of ITC'2000. - 2000. - pp. 567-574.

90. Shoukourian, S. A methodology for design and evaluation of redundancy allocation algorithms," /S. Shoukourian, V. A. Vardanian, Y. Zorian, // Proceedings of VLSI Test Symposium. - 2004. - pp. 249-255.

91. Shoukourian, S. An approach for evaluation of redundancy analysis algorithms / S. Shoukourian, V. Vardanian, Y. Zorian //Proceedings of MTDT 2001. - 2001. - pp. 51-55.

92. Саргсян, В.К. Методология проектирования встроенных анализаторов ремонта памяти/ В.К Саргсян // Фундаментальные исследования. — 2015. - №5 (часть 2) - с 335-339.

93. Саргсян, В.К. Эффективная методология ремонта встроенных устройств / В. К. Саргсян, Г. Г. Казеннов / Современные проблемы радиоэлектроники: сб. науч. тр. [Электронный ресурс]. - 2015. - Красноярск. Сибирский федеральный университет. - с. 412-419. - Режим доступа: http://efir.sfu-kras.ru/wpontent/uploads/download/%DO%A 1 %D0%B 1 %D0%BE%D 1 %80%D0% BD%D0%B8%D0%BA %D0%A1 %D0%9F%D0%A0-2015 .pdf

94. Саргсян, B.K., Memory Reconfiguration for System-On-Chip Yield Improvement / В.К. Саргсян // Интернет-журнал «НАУКОВЕДЕНИЕ». - 2014. - No2. -Режим доступа: http://naukovedenie.ru/PDF/170TAVN214.pdf

95. Sargsyan, V. An Efficient Signature Loading Mechanism for Memory Repair/ V.Sargsyan// Proceedings of IEEE East-West Design & Test Symposium. — 2014. -pp. 28-30.

96. Саргсян, В.К. Автоматизация проектирования инфраструктур для ремонта устройств памяти/ В.К. Саргсян, Г.Г. Казеннов, В.А. Аракелян/ Научное обозрение.-2014.-№ 12.-С. 128-132.

97. Саргсян, В.К. Оптимизация процесса потока сигнатуры по восстановлению в схемах для восстанволения работоспособности элементов памяти./ В.К Саргсян // Сборник статей шестнадцатой международной научно-практической конференции "Фундаментальные и прикладные исследования, разработка и применение высоких технологий в промышленности и экономике". - Санкт-Петербург, -2013.-е. 119-123.

98. Саргсян, В.К. Организация эффективного восстановления работоспособности элементов памяти/ В.К. Саргсян // Сборник научных трудов Sworld. Технические науки. — 2013. - Том №8. - С. 15-18. - Режим доступа:

http://www.sworld.com.Ua/index.php/m/technical-sciences-413/electrical-engineering-radio-engineering-413/20908-413-0915.

99. Саргсян, B.K. Исследование и разработка методов оптимизации ремонта встроенных устройств памяти /В.К. Саргсян// 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015»: тезисы докладов. - М: МИЭТ. — 2015.-103 с.

100. Bergeron, J. Writing testbenches: functional verification of HDL models/ J. Bergeron. -New York: Springer. - 2003. - 512 p.

№ ff/O/f &

A. 3 "

2015"

. „УТВЕРЖДАЮ

У- JtS\ J ' , "• Г»

„ Дирекотор Мусаелян 0.3.

АКТ

О внедрении результатов диссертационной работы Саргсяна В:Й

Настоящим актом подтверждается, что следующие результаты диссертационной работы Саргсяна В.К. на тему «Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств памяти» являются актуальными и внедрены в программах STAR Memory System и STAR Hierarchical System компании Synopsys Inc.:

- методология проектирования встроенных в кристалл структур, реализующих восстановление работоспособности устройств памяти,

- маршруты восстановления работоспособности систем памяти.

Предложенные методы и алгоритмы позволяют улучшить параметры СФ- блоков, обеспечивающих встроенное тестирование и восстановление работоспособности устройств памяти, что подтверждается результатами проведенных экспериментов.

Управляющий группой проектирования серверов для

организации ремонта вложенных систем.

Алиханян В.А

"иЬЪЛФиьи UriJfcUhU" ФРС

0026, ьпьчиъ, ипсичпгъзиз 41

^WV ([phone], 3>UeU' ([phone]

^ЖЧ 02236362

"SYNOPSYS ARMENIA" CJSC

41 ARSHAKUNYATS AVE., YEREVAN, ARMENIA, 0026 TEL.: [phone], FAX: [phone] TAX PAYER'S ID 02236362

"УТВЕРЖДАЮ" Директор центра микроэлектроники-

;ктор, к.т.н

ашевич

2015 г.

9

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Саргсяна В.К.

на соискание ученой степени кандидата технических наук

Тема диссертации: "Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности устройств

памяти"

Настоящий акт удостоверяет, что в ОАО "Ангстрем" использованы научные и практические результаты диссертационной работы Саргсяна В.К., в том числе метод проектирования встроенных в кристалл структур, реализующих анализ возможности восстановления работоспособности устройств памяти и маршруты восстановления работоспособности систем памяти.

Предложенные в работе методы и маршруты используются в качестве дополнения к существующим решениям проектирования встроенных в кристалл СФ-блоков, предназначенных для восстановления работоспособности устройств памяти.

Начальник отдела электрофизического моделирования, к.т.н

Перминов В.Н.

' УТВЕРЖДАЮ ^ Проректор по научной работе д.т.н., профессор Гаврилов С.А. / _2015 г.

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Саргсяна В.К. на соискание ученой степени кандидата технических наук

Тема диссертации: "Исследование и разработка методов автоматизации проектирования СФ-блоков, обеспечивающих восстановление работоспособности

устройств памяти"

Настоящий акт удостоверяет, что в Национальном исследовательском университете «МИЭТ» внедрены научные и практические результаты диссертационной работы Саргсяна В.К., в том числе программа, предназначенная для создания Verilog-описаний на уровне регистровых передач - RTL.

Указанная программа внедрена в учебный процесс НИУ «МИЭТ» и используется в процессе проведения лабораторных работ по курсу «Маршрут проектирования ЦИС. Логическое пр о ектир ов ание».

Зам. зав. кафедрой ПКИМС

Миндеева A.A.