Исследование и разработка комбинационных арифметических схем с уменьшенной задержкой тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Аунг Мьо Сан

• Аунг Мьо Сан
• кандидат наук
• 2021

Оглавление диссертации кандидат наук Аунг Мьо Сан

1.1.2. Полный сумматор

1.2. Проектирование многоразрядных параллельных сумматоров с распространяющимся переносом

1.2.1. Сумматор с последовательным переносом

1.2.2. Сумматор с групповым переносом

1.2.3. Параллельно-префиксные сумматоры

1.3. Оценка временных и аппаратных характеристик существующих параллельных сумматоров с распространяющимся переносом

Выводы по главе

ГЛАВА 2. РАЗРАБОТКА МОДИФИЦИРОВАННОГО МНОГОРАЗРЯДНОГО

ДВОИЧНОГО ПАРАЛЛЕЛЬНО-ПРЕФИКСНОГО СУММАТОРА

2.1. Синтез логических выражений для реализации модифицированного параллельно-префиксного сумматора

2.2. Разработка схемы модифицированного двоичного многоразрядного параллельно-префиксного сумматора

2.3. Оценка временных и аппаратных затрат оборудования модифицированного параллельно-префиксного сумматора

2.4. Сравнение аппаратных и временных характеристик между разработанным сумматором и существующими сумматорами

Выводы по главе

ГЛАВА 3. ВНЕДРЕНИЕ МОДИФИЦИРОВАННОГО СУММАТОРА В

ОПЕРАЦИОННЫЕ ЦИФРОВЫЕ УСТРОЙСТВА

3.1. Реализация вычитателя на базе модифицированного сумматора

3.2. Реализация сумматор-вычитателя без знака на базе модифицированного сумматора

3.3. Разработка многоразрядного сумматор-вычитателя со знаком

3.4. Разработка целочисленного двоичного умножителя со знаком

3.4.1. Метод умножения по модифицированному алгоритму Бута

3.4.2. Разработка схемы генерации частичного произведения

3.4.3. Реализация схемы сумматора с запоминанием переноса

3.4.4. Разработка схемы разработанного умножителя со знаком

3.4. Реализация многоразрядного двоичного целочисленного делителя

3.5. Сравнение аппаратных и временных характеристик целочисленных операционных узлов

3.6. Разработка операционного устройства с плавающей запятой

3.6.1. Формат представления двоичных чисел с плавающей запятой

3.6.2. Алгоритм реализации устройства с плавающей запятой

3.6.3. Реализация подсхем в составе устройства с плавающей запятой

3.6.4. Схема операционного устройства с плавающей запятой

3.7. Разработка арифметико логического устройства

3.7.1. АЛУ с последовательной организацией арифметического переноса

3.7.2. АЛУ с ускоренной организацией арифметического переноса

3.7.3. Разработка АЛУ с модифицированной организацией арифметического переноса

Выводы по главе

ГЛАВА 4. МОДЕЛИРОВАНИЕ И ПОДТВЕРЖДЕНИЕ РЕЗУЛЬТАТОВ

4.1. Результаты моделирования предложенных арифметических схем

4.2. Временные диаграммы результатов моделирования предложенных арифметических схем

4.3. Подтверждение результатов арифметических схем на отладочной плате DE-1 с чипом ALTERA Cyclone II «EP2C20F484C7»

4.3.1. Реализация синхронного суммирующего двоичного счётчика

4.3.2. Реализация цифрового компаратора равенства

4.3.3. Разработка схемы проверки результатов

4.3.4. Разработка схемы проверки результатов в среде САПР Quartus-II

Выводы по главе

ЗАКЛЮЧЕНИЕ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ 1. ВРЕМЕННЫЕ ДИАГРАММЫ РЕЗУЛЬТАТОВ МОДЕЛИРОВАНИЯ 32-РАЗРЯДНЫХ ПРЕДЛОЖЕННЫХ КОМБИНАЦИОННЫХ АРИФМЕТИЧЕСКИХ СХЕМ

ПРИЛОЖЕНИЕ 2. ПОДТВЕРЖДЕНИЕ РЕЗУЛЬТАТОВ ПРЕДЛОЖЕННЫХ УСТРОЙСТВ НА ОТЛАДОЧНОЙ ПЛАТЕ БЕ-1

ПРИЛОЖЕНИЕ 3. АКТЫ ВНЕДРЕНИЯ

Введение диссертации (часть автореферата) на тему «Исследование и разработка комбинационных арифметических схем с уменьшенной задержкой»

ВВЕДЕНИЕ

Данная работа посвящена повышению технических характеристик элементов и устройств вычислительной техники, основанных на комбинационных сумматоров, за счёт разработки и применения модифицированного параллельного сумматора.

Актуальность темы исследования. Как правило, задачами чипов интегральных схем, таких как микропроцессоры общего назначения, микропроцессоры цифровой обработки сигналов, графические микропроцессоры, математические сопроцессоры, микроконтроллеры и другие специальные интегральные схемы, являются обработка цифровых данных и управление внутренними или внешними устройствами системы. Обычно это осуществляется с помощью алгоритмов, основанных на логических и арифметических операциях. Следовательно, операционные цифровые устройства, выполняющие арифметические и логические действия над двоичными кодами (двоичными цифрами 0 и 1) данных, являются обязательными компонентами во всех современных микропроцессорах.

Применения таких операционных цифровых устройств в интегральных схемах многообразны. Сумматоры используются в арифметико-логических устройствах, которые являются ядрами любого микропроцессора и микроконтроллера. Современные микропроцессоры обычно содержат сумматоры в своем тракте данных, формируя выделенные устройства для арифметической обработки двоичных чисел с фиксированной и/или с плавающей запятой. Иногда также включаются специальные арифметические узлы, такие как умножители и делители для выполнения операций с быстрым арифметическим умножением и делением. Инкременторы, декременторы и компараторы - это арифметические узлы, которые часто используются для расчета адресов генерации флагов в микроконтроллерах. Интегральные схемы, специализированные для решения конкретной задачи применяют арифметические схемы для тех же целей. В зависимости от их применения они могут даже потребовать выделенные компоненты схемы для специальных арифметических операторов, например, для арифметики, используемой в криптографии, кодировании с исправлением ошибок, обработке сигналов, графике, коммуникации и т.д.

Одним из путей развития операционных узлов, таких как арифметические схемы и арифметико-логические устройство в составе микропроцессорных систем является улучшение их характеристик по быстродействию. Для реализации арифметико-

логического устройства и арифметических схем необходимо использовать важнейший обязательный элемент, на котором они базируются - сумматор. Кроме этого, сумматоры широко применяются при построении самых различных операционных блоков, таких как двоично-десятичные сумматоры, делители частоты, цифровые фильтры, преобразователи кодов, счётчики, пересчётные устройства, пороговые схемы, линейные цифровые автоматы и др. Это приводит к необходимости разработки более современных прогрессивных решений при построении структуры комбинационного сумматора. Таким образом, повышение быстродействия работы сумматора и комбинационных схем, основанных на нём является вполне актуальной.

В данной работе решается научная задача по повышению быстродействия работы сумматора и комбинационных схем, основанных на нём, за счёт разработки и применения модифицированного параллельно-префиксного сумматора. Таким образом, разработка структуры модифицированного параллельно-префиксного сумматора остаётся актуальной задачей, от эффективности решения которой зависит эффективность применения целого ряда цифровых вычислительных устройств.

Степень разработанности темы научного исследования. Задача улучшения характеристик операционных узлов цифрового вычислителя может быть решена комплексным подходом к проектированию параллельного сумматора, так как одним из способов уменьшения временных затрат является переход к параллельной структуре для повышенния быстродействия работы устройств. Существенный вклад в изучение проблемы связанные с проектированием параллельного сумматора с целью повысить характеристики арифметических операционных узлов внесли В.Я. Кремлева, Базарова С., Потехин В.А., Склански, Брент, Х. Кунг, Т. Хан, Д. Карлсон, П. Когге, Х. Стоун, Р. Ладнер, М. Фишер и др [15-24]. В работах следующих авторов: Кремлева, Базарова С. И Потехин В.А. рассмотрены два типа параллельных сумматоров: с последовательным переносом и с групповым переносом. Многоразрядный параллельный сумматор с последовательным переносом может реализован объединением в цепь п одноразрядных полных сумматоров, последовательно соединенных цепями переноса от младших разрядов к старшим. Одноко структура этого сумматора характеризуется невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом разряде производится лишь после того, как поступит сигнал переноса предыдущего разряда. Следовательно, его критическая задержка увеличивается вместе с количеством

разрядов. Для уменьшения времени распространения сигнала цепи переноса авторы характеризуют другую структуру сумматора с групповым переносом. Сумматор с групповым переносом работает гораздо быстрее по сравнению с сумматором с последовательным переносом. Одноко при наращивании разрядности входных данных задержка сумматора с групповым переносом по-прежнему линейно возрастает с ростом числа разрядности. Склански предложил префиксную структуру параллельного сумматора. В этой структуре задержка распространения переноса достигает значения, которое растет с числом разрядов сумматора логарифмически, а не линейно. Поэтому, скорость работы сумматора Склански будут выше чем сумматоры с последовательным и групповым переносом, а увеличиваются его аппаратные затраты. Брент и Х. Кунг разработали сумматор, который позволяет уменьшить аппаратные затраты по сравнению с сумматором Склански. Одноко, он более увеличит задержку. В то же время Ладнер и М. Фишер исследовали модифицированную структуру сумматора, которая базируется на смешении структур сумматоров Брент-Кунга и Склански. Данный сумматор предлагает несколько более медленный, но более эффективный по площади решения. Ещё одна известная структура сумматора - это префиксная структура Когге-Стоуна, которая разработана П. Когге и Х. Стоун. Такой сумматор широко используется для высокопроизводительных вычислений. По данным литературы сумматор Когге-Стоуна отличается высоким быстродействием по сравнению с другими сумматорами. Однако, данный сумматор имеет большое количество используемых логических элементов и, следовательно, занимает большую площадь, что приводит к росту его цены. Таким образом, повышение быстродействия работы параллельно-префиксного сумматора и комбинационных схем, основанных на нём за счёт разработки и применения модифицированного параллельно-префиксного сумматора, обеспечивающего преодоление недостатка структуры Когге-Стоуна и высокую производительность, чем известные существующие решения, является актуальной задачей. Решению данной задачи посвящена эта диссертационная работа.

Цель диссертационной работы. Целью диссертационной работы является исследование и повышение характеристик комбинационных арифметических операционных узлов цифрового вычислителя за счёт разработки и применения модифицированного двоичного многоразрядного параллельного префиксного

сумматора. Для достижения поставленной цели в работе сформулированы и решены следующие задачи:

• анализ существующих известных двоичных многоразрядных параллельных сумматоров с распространяющимся переносом;

• разработка многоразрядного параллельно-префиксного сумматора для снижения критической задержки распространения сигнала переноса по сравнению с известными структурами существующих сумматоров;

• реализация других целочисленных арифметических схем с использованием разработанного параллельно-префиксного сумматора;

• разработка операционного устройства с плавающей запятой на основе реализованных арифметических схем с использованием разработанного параллельно-префиксного сумматора;

• разработка многоразрядного арифметико-логического устройства с модифицированной организацией арифметического переноса;

• проведение сравнительного анализа аппаратных и временных характеристик между арифметическими схемами на основе модифицированного сумматора и известных параллельных сумматоров;

• выполнение моделирования предложенных арифметических схем на базе модифицированного сумматора в среде системы автоматизированного проектирования (САПР) Altera Quartus-II;

• разработка схемы проверки достоверности аппаратуры предложенных операционных узлов с применением модифицированного сумматора при выполнении операций всех возможных значений входных операндов;

• практическая реализация подтверждения достоверности всех результатов предложенных арифметических схем на отладочной плате ALTERA DE-1 с чипом программируемой логической интегральной микросхемой (ПЛИС) Cyclone-II «EP2C20F484C7».

Научная новизна работы. При выполнении данной работы научная новизна полученных результатов заключается в том, что:

• изложен метод построения многоразрядного модифицированного двоичного параллельно-префиксного сумматора;

• предложено внедрение разработанного сумматора в реализацию целочисленных арифметических схем и устройства с плавающей запятой;

• раскрыто применение параллельно-префиксного дерева переноса модифицированного сумматора для повышения быстродействия альтернативного многоразрядного арифметико-логического устройства;

• разработана схема проверки достоверности результатов работы предложенных цифровых операционных устройств при операциях всех возможных значений входных операндов;

• доказаны результаты проверки достоверности аппаратной структуры операционного устройства при выполнении операций со всеми возможными значениями входных сигналов.

Практическая и теоретическая значимость работы. Предложенные способы уменьшения критической задержки распространения сигнала переноса параллельно-префиксного сумматора и принципы построения других арифметических схем с фиксированной и плавающей запятой дают возможность создания интегральных схем для микропроцессорной аппаратуры, позволяющие увеличить эффективность работы при выполнении арифметических операций. Предложенная методика проектирования многоразрядного параллельного сумматора, основанная на структуре модифицированного параллельного прификса сигналов распространения переноса, дополняет аналитическую теорию для снижения критической задержки распространения сигнала переноса сумматоров.

Методология и методы исследования. При теоретических решениях поставленных в работе задач применялись методы построения комбинационных схем, синтеза логических выражений, представления двоичных чисел без знака и со знаком, параллельно-префиксные методы для построения известных сумматоров, метод логического синтеза комбинационных схем, метод умножения по алгоритму Бута, метод представления двоичных чисел с плавающей запятой по стандарту IEEE-754 и теории алгебры логики цифровой схемотехники.

Практическое решение поставленных задач выполнено с применением систем автоматизированного проектирования рассмотренных арифметических схем. В работе результаты получены с помощью моделирования в среде системы автоматизированного проектирования Altera Quartus-II и использованием отладочной плате ALTERA DE-1.

В результате диссертационной работы получены и выносятся на защиту следующие основные научные положения:

• Разработанная схема модифицированного сумматора, который позволяет сократить критическую задержку по сравнению с существующими структурами и уменьшить количество логических элементов по сравнению с самым быстрым сумматором Когге-Стоуна. В частности 64-разрядный разработанный сумматор дает снижение задержки на 89% по сравнению со сумматором с последовательным переносом, на 67% со сумматором с групповым переносом, на 12,5% со сумматором Склански, на 22% со сумматором Брент-Кунга, на 22% с сумматором Ладнер-Фишера и на 12,5% с сумматором Когге-Стоуна и уменьшение количества логических элементов на 17% по сравнению с сумматором Когге-Стоуна.

• Внедрение модифицированного сумматора в целочисленные арифметические схемы, которые имеют преимущество задержки по сравнению с использованием существующих сумматоров и дают снижение количества логических элементов по сравнению с применением быстрого сумматора Когге-Стоуна.

• Разработка устройства с плавающей запятой (УПЗ) с использованием реализованных арифметических схем на основе разработанного сумматора, которое экспериментально даёт снижение общего количества комбинационых логических элементов в ПЛИС на 6% по сравнению УПЗ на основе сумматора Когге-Стоуна и имеет меньшую задержку на 14% на основе сумматора Склански, на 20% на основе Брент-Кунга, на 10% на основе сумматора Когге-Стоуна и на 21% на основе сумматора Ладнер-Фишера.

• Разработка многоразрядного арифметико-логического устройства (АЛУ) с модифицированной организацией арифметического переноса по сравнению с существующими АЛУ. Экспериментально доказано, что эффективность работы разработанного АЛУ повышена. В частности 64-разрядное разработанное АЛУ даёт выигрыш в скорости до 53% по сравнению с АЛУ с последовательным арифметическим переносом и 35,5% по сравнению АЛУ с ускоренным арифметическим переносом.

• Сравнение аппаратных и временных характеристик арифметических схем на основе разработанного сумматора и существующих сумматоров.

• Результаты моделирования, подтверждающие достоверность работы предложенных арифметических схем, полученные в среде САПР Quartus-ll.

• Схема проверки достоверности результатов предложенных арифметических схем при операциях всех возможных значений входных операндов.

• Подтверждение достоверности результатов аппаратных структур предложенных арифметических цифровых устройств на отладочной плате DE-1 с чипом ПЛИС Cyclone-ll «EP2C20F484C7».

Достоверность полученных результатов. Достоверность результатов операций работы предложенных цифровых устройств подтверждена результатами моделирования временными диаграммами в среде САПР Quartus-ll. Кроме того, подтверждение достоверности аппаратных структур предложенных арифметических схем практически производилась на плате DE-1 с ПЛИС Cyclone-ll «EP2C20F484C7».

Внедрение результатов работы. Основные результаты данной диссертационной работы использованы в учебном процессе на кафедре вычислительной техники Института микроприборов и систем управления (МПСУ) в МИЭТе в дисциплине «Арифметико-логические основы и схемотехника ЭВМ», в лабораторных работах для студентов и в лекционном курсе. Результаты диссертации также внедрены в промышленном процессе разработки контроллера информационного обмена и функционирования системы, входящего в состав Прибора ЦВМ-201 в АО НИИ «Субмикрон».

Личный вклад автора. Все основные научные результаты, а именно структурные схемы, результаты количественной оценки характеристик арифметических схем, моделирования и подтерждения получены и исследованы автором лично.

Апробация работы. Результаты диссертационной работы отражены в 16 опубликованных печатных работах, в том числе 5 в журнале, входящем в список, утвержденный ВАК. Основные положения диссертационной работы докладывались и обсуждались следующих конференциях:

• 24-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2017», МИЭТ, Зеленоград, Москва;

• 10-я Всероссийской научно-практической конференции «Актуальные проблемы информатизации в науке и образовании - 2017», МИЭТ, Зеленоград, Москва;

• 25-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2018», МИЭТ, Зеленоград, Москва;

• 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus2018), MIET, Moscow;

• VIII Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем», 2018 года, Зеленоград, Москва;

• 11-ая Всероссийская научно-практическая конференция «Актуальные проблемы информатизации в науке и образовании - 2018», МИЭТ, Зеленоград, Москва;

• 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus2019), MIET, Moscow;

• 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus2020), MIET, Moscow.

Структура и объём диссертации. Данная диссертационная работа состоит из введение, четырёх глав, заключения, списка литературы и приложений. Объём данной работы составляет 150 страниц, включая оглавление, тексты, 115 рисунков и 28 таблиц.

Во введении изложены актуальность темы работы, научная задача, степень разработанности темы научного исследования, цель диссертационной работы, постановка общих задач и методы исследования. Предложены практическая и теоретическая ценность работы, научная новизна и основные положения, выносимые на защиту, внедрение результатов работы и апробация работы.

В первой главе рассмотрен синтез одноразрядного двоичного полусумматора и полного сумматора. Для арифметического сложения целочисленных многоразрядных двоичных чисел исследованы существующие параллельные сумматоры с распространяющимся переносом: сумматор с последовательным переносом, сумматор с групповым переносом, параллельно-префиксные сумматоры: сумматор Склански, сумматор Брент-Кунга, сумматор Когге-Стоуна и сумматор Ладнер-Фишера. Приведена

оценка их аппаратных и временных характеристик по количеству используемых логических элементов и критической задержки. В конце этой главы сформулирована основная задача исследования.

Во второй главе предложен модифицированный параллельно-префиксный сумматор для снижения критической задержки распространения сигнала переноса при арифметическом сложении двух многоразрядных двоичных чисел. Произведён вывод формул для расчёта аппаратных и временных характеристик в зависимости от разрядности входных операндов. Сравнение характеристик между модифицированным сумматором и существующими сумматорами производилось по критериям: количеству используемых логических элементов и критической задержке.

В третьей главе рассмотрены целочисленные арифметические узлы, которые используются во многих современных цифровых системах. В число таких узлов входят операционные узлы: вычитатель, сумматор-вычитатель без знака, сумматор-вычитатель со знаком, знаковый умножитель и делитель. Выполнено сравнение аппаратных и временных характеристик между арифметическими узлами как на основе структуры модифицированного сумматора так и на основе структуры существующих сумматоров. Кроме этого, в данной главе описан формат представления двоичных чисел с плавающей запятой по стандарту lEEE-754, который используется в современных программных и аппаратных реализациях. Предложен алгоритм реализации операционного устройства с плавающей запятой (УПЗ). Реализованы схемы сдвига вправо и влево. Разработаны схемы инкремента и декремента, схема расчёта количества начальных ведущих нулей двоичного числа, схема проверки условий переполнения и схема для выполнения операций с специальными числами. Разработана схема УПЗ для выполнения арифметических действий (сложения, вычитания, умножения и деления). Сравнение аппаратных и временных характеристик между УПЗ на основе структур предложенных узлов в данной работе и УПЗ на основе структур существующих операционных узлов произведено полученными результатами их моделирования в среде САПР Quartus-ll. В последнем разделе данной главы проанализированы арифметико-логические устройства: с последовательной и ускоренной организацией арифметического переноса. Предложена новая структура и на её основе разработано АЛУ с модифицированной организацией арифметического переноса для повышения скорости работы арифметических и логических операций.

В четвертой главе предложены результаты моделирования предложенных арифметических схем, полученных в среде САПР Quartus-II. Достоверность выполнения операций двоичных кодов подтверждена результатами моделирования временными диаграммами. Разработана схема проверки достоверности схемы модифицированного сумматора при выполнении арифметического сложения всех возможных значений входных операндов. Реализовано подтверждение достоверности аппаратной структуры предложенного сумматора на отладочной плате DE-1 с чипом ALTERA Cyclone-II «EP2C20F484C7».

В заключении представлены выводы по проделанной диссертационной работе и основные полученные результаты.

В приложениях изложены синтезированные схемы результатов и временные диаграммы, полученные после компиляции предложенных арифметических схем при работе с 32-разрядными входными данными (приложение 1), практическое подтверждение результатов всех предложенных арифметических схем выполнено на отладочной плате ALTERA DE-1 с чипом Cyclone-II «EP2C20F484C7» (приложения 2) и акты внедрении результатов работы (приложения 3).

ГЛАВА 1. АНАЛИЗ СУЩЕСТВУЮЩИХ ИЗВЕСТНЫХ ДВОИЧНЫХ МНОГОРАЗРЯДНЫХ ПАРАЛЛЕЛЬНЫХ СУММАТОРОВ С РАСПРОСТРАНЯЮЩИМСЯ ПЕРЕНОСОМ

Аппаратная реализация арифметических операций над двоичными кодами (или числами: «0» и «1») является важным архитектурным компонентом в современных микропроцессорах, цифровых сигнальных процессорах, математических сопроцессорах и других цифровых устройствах [1]. В этих системах многие арифметические операции опираются на сложение [2, 3], поэтому имея аппаратную структуру сумматора, становится возможным реализовать умножение путём повторного сложения, вычитание путём логического отрицания одного операнда и деление путём повторного вычитания. Кроме того, основываясь на таких операциях, можно реализовать выполнение оставшихся комьютерных арифметических операций как для чисел с фиксированной, так и для чисел с плавающей запятой [4]. Следовательно, эффективная работа операционных устройств цифровой системы зависит от эффективных сумматоров, а решение задачи улучшения их производительности является актуальной задачей при проектировании цифровых систем.

Известно, что двоичный сумматор представляет собой логический комбинационный операционный узел, выполняющий арифметическое сложение двоичных кодов (или чисел) двух слагаемых. В зависимости от количества одновременно обрабатываемых разрядов складываемых двоичных чисел выделяют два типа сумматоров: одноразрядные и многоразрядные [5]. При схемной реализации многоразрядных сумматоров чем меньше время критической задержки распространения сигналов от входов до выходов действующего устройства, тем выше его скорость работы. Одним из способов сокращения этих временных затрат является переход к параллельной архитектуре. В этом направлении в течение последних десятилетий было разработано [5, 6, 7, 8, 9, 10, 11] множество параллельных архитектур двоичных сумматоров, обладающих различными аппаратными и временными характеристиками

и т-ч и

по количеству используемых логических элементов и критической задержки. В данной главе будет выполнен анализ существующих многоразрядных параллельных сумматоров с различными способами организации переноса. Цель настоящей главы заключается в анализе известных структур двоичных многоразрядных параллельных

сумматоров с распространяющимся переносом и оценке их временных и аппаратных характеристик по количеству используемых логических элементов и быстродействию. Постановка задач: Данная глава формируется решением следующих задач:

• синтез одноразрядных сумматоров для сложения двух однобитных двоичных кодов;

• анализ известных многоразрядных параллельных сумматоров с различными способами передачи сигналов межразрядных переносов от младших разрядов к старшим;

• оценка критической задержки и количества используемых логических элементов существующих рассмотренных параллельных сумматоров.

1.1. Синтез одноразрядных двоичных сумматоров

Одноразрядные сумматоры - это комбинационные узлы (или схемы), выполняющие сложение двух одноразрядных двоичных слагаемых. По числу входов и выходов такие сумматоры можно разделить на полусумматор и полный сумматор [11].

1.1.1. Полусумматор

Полусумматор (Half Adder — HA) имеет два входа (а и b) и два выхода (s и cout) [12]. Здесь s — сумма слагаемых: а и b. Если а и b равны 1, то выход s должен стать равным 2, но такое число не может быть представлено в виде одного двоичного разряда. В этом случае результат указывается вместе с переносом cout в следующий разряд. Таблица истинности (табл. 1.1) отражает работу полусумматора, а соответствующие аналитические уравнения для суммы и переноса полусумматора имеют вид: Таблица 1.1 — Таблица истинности полусумматора

Номер Входы Выходы

набора a b s Cout

0 0 0 0 0

1 0 1 1 0

2 1 0 1 0

3 1 1 0 1

s = ab v ab = а © b

Cout = ab.

(1.1) (1.2)

Из уравнений (1.1) и (1.2) следует, что для реализации полусумматора требуются два логических элемента: элемент «исключающее ИЛИ» (XOR gate) и двухвходовый элемент «И» (AND gate). Схемная реализация и графическое условное обозначение полусумматора показаны на рис. 1.1.

а)

б)

Рисунок 1.1 - Полусумматор: а) схемная реализация; б) графическое условное

Список литературы диссертационного исследования кандидат наук Аунг Мьо Сан, 2021 год

СПИСОК ЛИТЕРАТУРЫ

1. Akash Kumar, Deepika Sharma. Analyze the performance of various types of adders for high speed 32 bit multiplication and accumulation. 2013. V. 3. C. 1460.

2. Pardeep Kumar, Susmita Mishra, Amrita Singh "Study of existing Full Adders and To Design a LPFA (Low Power Full Adder)". International Journal of Engineering Research and Applications. Vol. 3, Issue 3, May Jun 2013, pp.509 513.

3. Chakshu Goel, Puneet Jain, Gurjeevan Singh "Design and Simulation of Low Power CMOS Adder Cell at 180nm using Tanner Tool". International journal of Computer Applications (0975 - 8887) Volume 62- No.16, January 2013.

4. Prof. Rashmi Rahul Kulkarni. Comparison between different adder // Journal of IOSR VLSI and Signal Processing. 11 12, 2015. V 5. P. 2319 4197.

5. Воробьев Н.В., Якунин А.Н. Схемотехника ЭВМ. Ч.1. Комбинационные схемы: учеб. Пособие. - М.: МИЭТ, 2009. - 84с .

6. Brent.R.P and Kung.H.T., 1982.A Regular Layout for Parallel Adders, IEEE Transactions on Computers, vol. C 31, no. 3, pp.260-264.

7. Han.T and Carlson. D., 1987. Fast area efficient VLSI adders, in Proceedings of IEEE Symposium on Computer Arithmetic, pp.49-56.

8. Kogge.P.M. and Stone.H.S. 1973. A parallel algorithm for the efficient solution of a general class of recurrence equations, IEEE Transactions on Computers, vol. C 22, no. 8, pp. 786-793.

9. Ladner.R.E. and Fischer.M.J. 1980. Parallel prefix computation, Journal of the ACM, vol. 27, no. 4, pp. 831-838.

10. Anitha R., V Bagyaveereswaran. High performance parallel prefix adders with fast carry chain logic. International journal of advanced research in engineering and technology. Vol.3, Issue 2, July December 2012, pp. 01 10.

11. Noel Daniel Gundi. Implementation of 32 bit Brent Kung adder using complementary pass transistor logic. Graduate College of the Oklahoma State University. Belgaum, Karnataka, India. May, 2015.

12. Neha Yadav. Layout Design of Low Power Half Adder using 90nm Technology. nt. Journal of Electrical & Electronics Engg. Vol. 2, Spl. Issue 1 (2015). P/. 97 98.

13. Потехин В.А. Схемотехника цифровых устройств: учеб. Пособие для вузов. -Томск: В Спектр, 2012. - С. 146 - 168.

14. Базарова С. Б М. Сумматоры: Методические указания к лабораторной работе. Издательство ВСГТУ, 2006. С. 9.

15. Vibhuti Dave. High speed Multi Operand Addition Utilizing FLAG Bits. Phd Thesis in Computer engineering. Chicago, Illonois, 2007. P. 30 39.

16. Rashmi Rahul Kulkarni. Comparison among Different Adders. IOSR Journal of VLSI and Signal Processing (IOSR JVSP), PP 01 06 e ISSN: 2319 - 4200, p ISSN No. 2319 -4197 Volume 5, Issue 6, Ver. I, Nov Dec. 2015, P. 1.

17. Amita1, Mrs. Nitin Sachdeva. Design and Analysis of Carry Look Ahead Adder Using CMOS Technique. IOSR Journal of Electronics and Communication Engineering (IOSR JECE) e ISSN: 2278 2834, p ISSN: 2278 8735.Volume 9, Issue 2, Ver. VII, Mar Apr. 2014, P. 1.

18. Sumant Dalmiya, B.E. A Comparative Study of Adders. Thesis for the Degree of Master of Science in Engineering. Austin, December 2015, P. 11 12.

19. P.Chaitanya kumari, R.Nagendra. Design of 32 bit Parallel Prefix Adders. IOSR Journal of Electronics and Communication Engineering. Volume 6, Issue 1, May. Jun, 2013, P.2.

20. А.Н. Якунин, Аунг Мьо Сан. Повышение скорости работы многоразрядного двоичного умножителя. VII Всероссийская научно техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2018 (МЭС 2018)». Сборник трудов. - 2018. вып. II. С. 149-155.

21. Якунин А.Н., Аунг Мьо Сан. Исследование и модификация многоразрядного параллельно-префиксного сумматора // Изв. вузов. Электроника. - 2019. - Т. 24. -№ 2. - С. 197-207.

22. Якунин А.Н., Аунг Мьо Сан. Сравнительный анализ характеристик двоичных многоразрядных параллельных сумматоров // Изв. вузов. Электроника. - 2018. -Т. 23. №3. - С. 193 303.

23. Neha Tyagi., Neeraj Kumar Sharma. Differentiate Different Methodology for Design of Vedic Multiplier. International Journal for Research in Applied Science & Engineering Technology (IJRASET). ISSN: 2321 9653. Volume 5 Issue VI, June 2017. P. 1353.

24. P. Kowsalya., M. Malathi., P. Ramanathan. Low power parallel prefix adder. Applied Mechanics and Materials Vol. 573. 2014. P. 197.

25. P. Chaitanya Kumara., R. Nagendra. Design of 32 bit Parallel Prefix Adders. IOSR Journal of Electronics and Communication Engineering (IOSR JECE). Volume 6, Issue 1 (May - Jun, 2013). P. 3 4.

26. Дэвид Д.Х., Сара Л.Х. Цифровая схемотехника и и архитектура компьютера. Второе издание. Нью Йорк, 2013. C. 237 239.

27. Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. Сравнительный анализ аппаратной реализации сумматоров на FPGA. Научный журнал «Наука. Инновации. Технологии». №4. 2016. С. 98.

28. Sreehari Veeramachaneni, M. B. Srinivas. Design of Optimized Arithmetic Circuits for Multiplier Realization. 2013 IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics. P 219.

29. Aniket Kumar, R.P. Agarwal. Simulation and Implementation of Efficient Binary Multiplier Circuits. Online International Interdisciplinary Research Journal, {Bi Monthly}, ISSN 2249 9598, Volume 08, Issue (02), Dec 2018.

30. Addanki Purna Ramesh. Implementation of Dadda and Array Multiplier Architectures Using Tanner Tool. International Journal of Computer Science & Engineering Technology (IJCSET). Vol. 2 No. 2.

31. Chinababu Vanama, M.Sumalatha. Implementation of High Speed Modified Booth Multiplier and Accumulator (Mac) Unit. Journal of Electronics and Communication Engineering. Volume 8, Issue 5 (Nov. Dec. 2013), PP 17 25.

32. Ms. Asha K A and Mr. Kunjan D. Shinde. Performance Analysis and Implementation of Array Multiplier using various Full Adder Designs for DSP Applications. Conference paper on Intelligent Systems Technologies and Applications 2016.

33. Shweta Agrawal, Vijay Kumar Magraiya, Abhay Khedkar. Implementation of Vedic Multiplier on Circuit Level. International Journal of Advanced Engineering Research and Science (IJAERS). Vol.1, Issue 6, Nov 2014.

34. Qasem Abu Al Haija and Sharifah M. S. Ahmad. Fast Radix 2 Sequential Multiplier Using Kintex 7 FPGA Chip Family. The Open Cybernetics & Systemics Journal, 2018, 12, 30 41.

35. R. M. M. Oberman. Digital Circuits for Binary Arithmetic. E book, 1st edition 1979. P. 4 7.

36. Tertulien Ndjountche. Digital Electronics 2: Sequential and Arithmetic Logic Circuits. E book, Great Britain and the United States. 2016, P. 137 138.

37. Kumaresh Rout, Srilata Basu, Sarita Misra. Design and Implementation of Boolean Functions using Multiplexer and also using Shannon Expansion Theorem. International Research Journal of Engineering and Technology (IRJET). Volume: 03 Issue: 02, Feb 2016.

38. Reto Zimmermann. Binary Adder Architectures for Cell Based VLSI and their Synthesis. Swiss Federal Institute of Technology Zurich, 1997. P. 38 40.

39. Orlov S. A., Tsilker B. Ya. Computer Organization and Systems, Textbook for High University, Peter, 2011, pp. 168 169.

40. Michael L. Overton. Numerical Computing with IEEE Floating Point Arithmetic. New York University, 2001, P. 17 25.

41. Электронный источник: https://ru.wikipedia.org/wiki/IEEE_754 2008.

42. Shridhar Devamane., Akshada Hanchate., Usha Vagare., Shalaka Ujagare., Pushpa Teggelli, Design and Implementation of FPGA based Barrel shifter, International Journal of Advanced Research in Computer Engineering & Technology (IJARCET), Volume 4 Issue 1, January 2015, 101 104.

43. Reto Zimmermann. Binary Adder Architectures for Cell Based VLSI and their Synthesis. Swiss Federal Institute of Technology, Zurich, 1997. - P. 5 7.

44. Орлов С. А., Цилькер Б. Я. Организация ЭВМ и систем: Учебник для вузов. 2 е изд. —СПб.: Питер, 2011. - C. 168.

45. К. Фрике. Вводный курс цифровой электроники. 2 е исправленное издание. Москва, 2004. - С. 276 283.

46. Л.Н. Преснухин. Микропроцессоры. В 3 х кн. Кн. 1. Архитектура и проектирование микроЭВМ: учебник для вузов — М.: Высшая школа, 1986. - С. 495.

47. Гласман К.Ф., Покопцева М.Н. Цифровые устройства и микропроцессоры Часть 1. Учебное пособие для студентов специальности 210312 «Аудиовизуальная техника». Санкт Петербург, 2008. - С. 81 82.

48. Tertulien Ndjountche. Sequential and Arithmetic Logic Circuits. Digital Electronics 2. Great Britain and the United States, 2016. - P. 129 135.

49. Угрюмов Е.П. Цифровая схемотехника: учеб. пособие для вузов. — 2 е изд., перераб. и доп. — СПб.: БХВ Петербург, 2005. - C. 129 132.

50. Д.Н. Беклемишев, А.Н. Орлов, М.Г. Попов, А.А. Кудров, А.Л. Переверзев. Моделирование микропроцессорных систем на базе ПЛИС c использованием Verilog HDL и САПР Quartus-II. М.: МИЭТ, 2014. - С. 57 59.

51. Д.Н. Беклемишев, А.Н. Орлов, М.Г. Попов, А.А. Кудров, А.Л. Переверзев. Моделирование микропроцессорных систем на базе программируемых логических интегральных схем c использованием Verilog HDL и САПР Quartus-II.

52. Meher Krishna Patel. FPGA designs with VHDL. E book. 2018. Source https://readthedocs.org/projects/vhdlguide/downloads/pdf/latest/.

53. https://www.intel.com/content/dam/altera www/global/en_US/portal/dsn/42/doc us dsnbk 42 4904342209 de1 usermanual.pdf.

ПРИЛОЖЕНИЕ 1. ВРЕМЕННЫЕ ДИАГРАММЫ РЕЗУЛЬТАТОВ МОДЕЛИРОВАНИЯ 32-РАЗРЯДНЫХ ПРЕДЛОЖЕННЫХ КОМБИНАЦИОННЫХ АРИФМЕТИЧЕСКИХ СХЕМ

Рисунок П.1.1 - Результаты моделирования 32-разрядного модифицированного

сумматора

Рисунок П. 1.2 - Результаты моделирования 32-разрядного модифицированного

вычитателя

Рисунок П. 1.3 - Результаты моделирования 32-разрядного предложенного сумматор

Рисунок П. 1.4 - Результаты моделирования 32-разрядного предложенного сумматор

вычитателя со знаком

Рисунок П. 1.5 - Результаты моделирования 32-разрядного предложенного умножителя

Рисунок П. 1.6 - Результаты моделирования 32-разрядного предложенного делителя

БсхЛЛоп гооде: РипЛопа!

Ма?[е[ Типе Ваг: 30.0 га «|>|Рог*ег: 4.84 га |гЛегуэ|: -25.16 гв 01аП: Ег

А На™ |ра 10.0га 20.0 га 30.0 гв 40.0 г» 50.0 гв 60 Ога 70.0

Л Ч 30. }г18

и>0 5А В1 1 1

Ча 1*1 5В во 1 1

« iv 2 0 ЕА В 01001 10101110 X тюю! X 11001100 01001110 X 1Ю00111 X 10110000 X 10110110 х

13 ЕВ В 01011 10101000 X 1И10000 X поеное 010110Ю х 11000100 X 101Ю101 X юниц х

* 1*20 а ма В 10110 00000000000000000000000 х 001110110011КЮ101000100 х 01110110010001010001000 10110001011001111001100 х 11101100100010100010000 х 00100111101011001010100 х 01100010110011110011000 х

[¿¡44 а ме вооооо 01101010111010101011010 X 10111111100110011011011 X 11110100010010001011100 ; ооооаооооопююооюю! X 01100111010010000111010 X 00010010010101011011111 X 01100111000001001100000 X

п и, м а к В01111 01111111

1*77 Ш г В 00 00

1>и> ¡я во 1 1 1

1*81 И ЕЯ В 01011 10101110 X 11110ю1 11001010 01011010 X 11001000 X 10110ю1 X 10111111 X

а мя вооооо 00000101101010111010101 X 01001001000111110101011 х 11111000000011101010000 00000000000111110001010 х 00001100101110011001100 х 00001001000110000101100 х 01100111101101100010100 х

1>114 ня в1

Значения интервала $4 Ел Мл Ол ГЛ 5в Ев МЕ Ов

0-10 не 0 10101110 00000000000000000000000 1.4073749Е14 00 0 10101000 01101010111010101011010 3.1174317Е12

10-20 нс 1 11110101 00111011001000101000100 -4.0906847Е35 00 1 11110000 10111111100110011011011 -1.8156831Е34

20-30 нс 0 11001100 01110110010001010001000 2.2092988Е23 00 1 11001100 11110100010010001011100 -2.9531558Е23

30-40 нс 1 01001110 10110001011001111001100 -3.007349Е-15 00 0 01011010 00000000001110100010101 7.282415Е-12

40-50 нс 1 11000111 11101100100010100010000 -9.085751Е21 00 1 11000100 01100111010010000111010 -8.2845024Е20

50-60 нс 0 10110000 00100111101011001010100 6.5019497Е14 00 1 10110101 00010010010101011011111 -1.9304605Е16

60-70 нс 0 10110110 01100010110011110011000 4.9934973Е16 00 0 10111111 01100111000001001100000 2.5870013Е19

Значения шгге рвала Ев щ Ов

0-10 не О 10101110 00000101101010111010101 1.4385491Е14

10-20 нс 1 11110101 0100100 Ю00111110101011 -4.272253Е35

20-30 нс 1 11001010 11111000000011101010000 -7.4385703Е22

30-40 не 0 01011010 00000000000111110001010 7.279408Е-12

40-50 не 1 11001000 00001100101110011001100 -9.914202Е21

50-60 нс 0 10110101 00001001000110000101100 -1.8654409Е16

60-70 нс 0 10111111 01100111101101100010100 2 5919949Е19

Рисунок П. 1.7 - Результаты сложения смоделированного 32-разрядного предложенного

операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного

сумматора

БтЛаЬоп пну1е: (-ипа юга!

Гь МэаеПгоеВаг: 30 0 гв Рмп|н: 3.21 та 26.73 гв БЙЛ: Ега

А 35 ЕЬ N»1* |рз 10.0 та 200та ЗО.Ота 40.0га »Ого 60 0га 70.С

30. )го

1Г0 5А 5в И ЕА и Ев а мд а ме 0 к а г Ш ЕЯ а ми ни в 1 во в 01001 В 01011 В 10110 вооооо В 01111 В 01 В1 В 01011 вооооо В 1 1 1 1_

1»1 _1 1 1

Й и-2 ЮЮ1110 х 1ИЮ101 х поеное 0100ИЮ х 11000П1 х Ю1Ю000 х 10110110 х

—* 1^11 105010м х 11110000 х 11001100 отпою X 11000100 X ю110101 X юипч X

и>20 00000000000000000000000 X 00111011001000101000100 X 01110110010001010001000 10110001011001111001100 X 11101100100010100010000 X 00100111101011001010100 X 01100010110011110011000 X

К: цр44 01101010111010101011010 х 10111111100110011011011 х 11110100010010001011100 00000000001110100010101 х 01100111010010000111010 х 00010010010101011011111 х 01100111000001001100000 х

и. 68 01111111

а>77 01

4» во 1 1 1 1 1

&И ю101101 х 11110Ю1 х П001101 0101Ю10 х 4000111 х юною! х юниц х

4» 90 11110100101010001010101 х 00101101001001011011101 х 10110101010001101110010 00000000010101010100000 х 10111111101000010001001 х 00011011100100110010010 х 01100110010100110101100 х

«>114

Значения интервала Ел Мл Ол Ь ЕВ мв 08

0-10 не 0 10101110 00000000000000000000000 1.4073749Е14 01 0 10101000 01101010111010Ю1011010 3.1174317Е12

10-20 нс 1 11110101 00111011001000101000100 1.0906847Е35 01 1 11110000 10111111100110011011011 -1.8156831Е34

20-30 нс 0 11001100 01110110010001010001000 2.2092988Е23 01 1 11001100 11110100010010001011100 -2.9531558Е23

30-40 НС 1 01001110 10110001011001111001100 -3.007349Е-15 01 0 01011010 00000000001110Ю0010101 7.282415Е-12

40-50 нс 1 11000111 11101100100010100010000 -9.085751Е21 01 1 1Ю00100 01100111010010000111010 -8.2845024Е20

50-60 нс 0 10110000 00100111101011001010100 6.5019497Е14 01 1 10110101 00010010010101011011111 -1.9304605Е16

60-70 НС 0 10110110 01100010110011110011000 4.9934973Е16 01 0 10111111 01100111000001001100000 2.5870013Е19

Значения интервала Ея мя Ок

0-10 нс 0 10101101 11110100101010001010101 1.37620055Е14

10-20 нс 1 11110101 00101101001001011011101 -3.9091164Е35

20-30 нс 0 11001101 101101010Ю0011011Ю010 5.1624546Е23

30-40 нс 1 01011010 00000000010101010100000 -7.285422Е-12

40-50 нс 1 11000111 10111111101000010001001 -8.257301Е21

50-60 нс 0 10110101 00011011100100110010010 1.99548Е16

60-70 нс 1 10111111 01100110010100110101100 -2.5820078Е19

Рисунок П. 1.8 - Результаты вычитания смоделированного 32-разрядного предложенного

операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного

сумматора

Simula ban Waveforms

SmUation mode: Functional

14 Mailer Time Qa: 300 ns '1 Point«: 1.98 ns tnteival: ■2802™ Statt Er

A Name loa 10.0 s 20.0 ns ЗО.рга 40.0 ns 50.0 ns SO. Ons 70.C

* ЭО 3 ns

№0 5A B1 1 1 1

is 1*1 S3 BO _1 J 1

H 1*2 a EA e oiooi Ю101110 11110101 X 11001100 01001110 X 11000111 X 10110000 x 10110110 )

■*11 И EB В 10001 oocioioi x 00111010 x 01001100 10001101 X oiioioio X ooi loioi x oiiiion )

-« 1*20 0 MA В 10110 00000000000000000000000 x 00111011001000101000100 x 01110110010001010001000 10110001011001111001100 X 11101100100010100010000 X 00100111101011001D10100 x oiioooioiioomioonooo )

йк 1*44 0 MS 6 01101 01101010111010101011010 X 10111111100110011011011 X 00010100010010001011100 01101000111101111011101 X 10111101101001101011110 X 00010010010101011011111 X 01100111000001001100000 >

1*63 Щ k B01111 01111111

1*77 a f BIO 10

Ö30 SR Bl 1 1 1 1

a er B01011 01000100 X_ 10110001 X 10011001 ; 01011101 X Ю110011 X 011001Ю x 101100Ю )

ii-sc a MR В 00110 01101010111010101011010 X 00010011011111110100001 X 10010011111011001100011 ; ooiiooonooomoioooioi x 10101100101101100111001 x 00111100110110011101010 X 11110001100101110010001 )

lit 114 HR B1

Значения интервала SA Ел МА DA ЕЛ SB Ев щ

0-10 нс о 10101110 ооооооооооооооооооооооо 1.4073749Е14 10 о 00010101 01101010111010101011010 1.7473809Е-32

10-20 НС 1 11110101 00111011001000101000100 -4.0906847Е35 10 1 00111010 10111111100110011011011 -2.9619712Е-21

20-30 не 0 11001100 01110110010001010001000 2.2092988Е23 10 1 01001100 00010100010010001011100 -4.7927644Е-16

30-40 нс 1 01001110 10110001011001111001100 -3.007349Е-15 10 0 10001101 01101000111101111011101 23101.932

40-50 не 1 11000111 11101100100010100010000 -9.085751Е21 10 1 01101010 10111101101001101011110 -8.3009024Е-7

50-60 не 0 10110000 00100111101011001010100 6.5019497Е14 10 1 00110101 00010010010101011011111 -5.6731134Е-23

60-70 нс 0 10110110 01100010110011110011000 4.9934973Е16 10 0 01111011 0110011ЮОООО1001100000 8.7651014Е-2

Значения интервала Sk Er Mr Dr

0-10 нс 0 01000100 01101010111010101011010 2.45922E-18

10-20нс 0 10110001 00010011011111110100001 1.211649E15

20-30 нс 1 10011001 10010011111011001100011 -1.0588649E8

30-40 нс 1 01011101 00110001100011101000101 -6.947557E-11

40-50 нс 0 10110011 10101100101101100111001 7.541993E15

50-60 нс 1 01100110 00111100110110011101010 -3 68863E-8

60-70 нс 0 10110010 11110001100101110010001 4.376851E15

Рисунок П. 1.9 - Результаты умножения смоделированного 32-разрядного предложенного операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного

параллельно-префиксного сумматора

Рисунок П. 1.10 - Результаты деления смоделированного 32-разрядного предложенного

операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного

сумматора

Рисунок П. 1.11 - Результаты моделирования 32-разрядного разработанного арифметико

логического устройства

ПРИЛОЖЕНИЕ 2. ПОДТВЕРЖДЕНИЕ РЕЗУЛЬТАТОВ ПРЕДЛОЖЕННЫХ УСТРОЙСТВ НА ОТЛАДОЧНОЙ ПЛАТЕ БЕ-1

Ко99е-5«опе_Аввег

Л А

1.К1Ж[9) 50МГц Еггог

1.К1Ж|9] 50МГц Еггог

ЬЕОС(7] 1/| 15..О |

Бопе

Рисунок П.2.1 - Проверка функционирования модифицированного сумматора

Рисунок П.2.3 - Проверка функционирования предложенного сумматор- вычитателя без

знака

Рисунок П.2.5 - Проверка функционирования предложенного умножителя

еа—I—> а" с:

50МГц ей1!!] 8\\'[0] И:ИО|7| 5[15..0|

Е|тог г«г| <|а|1 Попе

Рисунок П.2.7 - Проверка функционирования сложения предложенного операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного сумматора

ЬЕ1Ж|9| 8\\[2| К\\[1| К\\[0| ЬЕБС[7] ?[31..0)

Еггог 11 О КО 1 Боне

Рисунок П.2.8 - Проверка функционирования вычитания предложенного операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного

сумматора

Рисунок П.2.9 - Проверка функционирования умножения предложенного операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного

сумматора

| РИТ122 |

Рисунок П.2.10 - Проверка функционирования деления предложенного операционного устройства с плавающей запятой на основе предложенных арифметических схем с использованием модифицированного параллельно-префиксного сумматора

Г4 h

т

шшшть . . л шш екйда -

ЗДАД---/---

Л аооофоо

\ ^

оонаруживаемои ошибки (Error) LEDR[9]

сброс старт финиш

щ

К

(50МГц) (reset) (start) SW|1] SW[0)

/п0„е, С yctone-U -Vo] Рвх ™ LEDG[7] <<EP2C20F484C7» '/[21:18] ,[17] 9(16]

Рисунок П.2.11 - Проверка функционирования разработанного АЛУ на отладочной плате БЕ-1 с ПЛИС Сус1опе-11 «ЕР2С20Е484С7»

ПРИЛОЖЕНИЕ 3. АКТЫ ВНЕДРЕНИЯ

УТВЕРЖДАЮ

-ппгтДроректор по учебной работе ' Национального исследовательского

. ■■о'-,-.->'

АКТ

внедрения результатов диссертационной работы Аунг Мьо Сан на тему «Исследование и разработка комбинационных арифметических схем с уменьшенной задержкой», представленной на соискание учёной степени кандидата технических наук по специальности 05.13.05 - «Элементы и устройства вычислительной техники и систем управления».

Результаты кандидатской диссертации Аунг Мьо Сан, направленной на развитие теоретических основ и методов построения комбинационных арифметических схем с целью повышения их характеристик, а именно:

- метод построения многоразрядного модифицированного двоичного параллельно-префиксного сумматора;

- внедрение разработанного сумматора в реализацию целочисленных арифметических схем и устройства с плавающей запятой;

- применение параллельно-префиксного дерева переноса модифицированного сумматора для повышения быстродействия альтернативного многоразрядного арифметико-логического устройства;

- схема проверки достоверности результатов работы предложенных цифровых операционных устройств при операциях всех возможных значений входных операндов;

используются в учебном процессе в Институте МПСУ МИЭТ в дисциплинах: «Архитектура современных микропроцессорных систем», «Схемотехника», «Основы цифровой схемотехники», «Цифровая схемотехника», в лабораторных работах для студентов и в лекционном курсе.

Директор Института МПСУ, проректор по ИД МИЭТ д.т.н., доцент

Переверзев А.Л.

зам. директора Института МПСУ по образовательной деятельности, к.т.н.

Ж ДАЮ

еститель Генерального Главный конструктор Субмикрон», к.т.н., Гришин В.Ю.

2021 г.

АКТ

О внедрении в АО НИИ «Субмикрон» научных результатов диссертационной работы аспиранта Аунг Мьо Сан на тему «Исследование и разработка комбинационных арифметических схем с уменьшенной задержкой», представленной на соискание ученой степени кандидата технических наук по специальности 05.13.05 - «Элементы и устройства вычислительной техники и

систем управления».

Данный акт составлен о том, что в процессе разработки контроллера информационного обмена и функционирования системы, входящего в состав Прибора ЦВМ-201, используются следующие результаты диссертационной работы Аунг Мьо Сан:

1. Схемная реализация многоразрядного модифицированного двоичного параллельно-префиксного сумматора и других арифметических комбинационных устройств;

2. Схемная реализация альтернативного многоразрядного арифметико-логического устройства на основе применения параллельно-префиксного дерева арифметического переноса модифицированного сумматора.

Первый заместитель Главного конструктора Нач. отдела 23

Еремеев П.М. Тарабаров П.А.

124460, г. Москва, Зеленоград, Георгиевский пр-т, д. 5, стр. 2, этаж 4, помещение I, комната 50

Акционерное общество «Научно-исследовательский институт «Субмикрон»