Энергоэффективные вычислительные системы реального времени на кристалле тема диссертации и автореферата по ВАК РФ 05.13.15, кандидат наук Костыгов Дмитрий Вадимович

• Костыгов Дмитрий Вадимович
• кандидат наук
• 2020

Оглавление диссертации кандидат наук Костыгов Дмитрий Вадимович

Введение

1. Анализ современных методов проектирования энергоэффективных и отказоустойчивых вычислительных систем на кристалле

1.1. Снижение энергопотребления вычислительных систем

1.2. Энергоэффективное планирование в многоядерных системах

1.3. Отказоустойчивые многоядерные вычислительные системы

1.4 Выводы

2. Энергоэффективные и отказоустойчивые вычисления реального времени в системах на кристалле

2.1. Энергоэффективные вычисления в многоядерных системах на кристалле

2.2. Децентрализованные отказоустойчивые вычисления в энергоэффективной многоядерной системе на кристалле

2.3. Выводы

3. Энергоэффективное планирование в многоядерных системах реального времени на кристалле при многоканальной обработке информации

3.1. Энергоэффективное планирование по критерию минимума общего времени

3.2. Энергоэффективные планирование по критериям минимума общего времени и минимума потребляемой мощности

3.3. Выводы

4. Энергоэффективные вычислительные системы на кристалле в навигации

4.1. Структурные особенности систем автономной навигации

4.2. Энергоэффективное вычислительное устройство микромеханического акселерометра

4.3. Энергоэффективная многоядерная система цифровой фильтрации

4.4. Выводы

Заключение

Список публикаций автора

Литература

Введение диссертации (часть автореферата) на тему «Энергоэффективные вычислительные системы реального времени на кристалле»

Введение

Актуальность темы. Разработка сложных систем обработки информации и управления всегда сопряжена с необходимостью удовлетворения целому набору технических требований и ограничений, т.е. проблема носит существенно комплексный характер. В случае реализации системы на кристалле уровень ограничений лишь возрастает. Проблема снижения энергопотребления является одной из ключевых при проектировании вычислительных систем. В последние десятилетия ей уделяется особое внимание, в том числе и в связи с обсуждением ее в отношении систем на кристалле, когда снижение энергопотребления (рассеиваемой мощности) достигается за счет снижения тактовой частоты и напряжения питания. О признании практической значимости этого направления свидетельствует и тот факт, что разработчики процессоров в целях снижения энергопотребления стали предусматривать в своих проектах встроенные средства для варьирования тактовой частотой и напряжением питания.

Вопросы энергоэффективных вычислений в современной научно-технической литературе занимают важное место. Среди наиболее значимых авторов можно назвать Panda P. R., Shrivastava A., Silpa B.V.N., Gummidipudi K., Xu R., Melhem R., Moss D. и других. При этом обычно проблема формулируется как энергоэффективная организация или планирование распределенных вычислений. Во многих публикациях энергоэффективность анализируется в сочетании с другими важнейшими характеристиками системы, например, с производительностью, надежностью и другими. Предметом исследования в настоящей диссертации также являются энергоэффективные системы на кристалле, в отношении которых рассматриваются различные аспекты проектирования и, в частности, проблемы организации вычислений и обеспечения их отказоустойчивости. История исследований вопросов разработки отказоустойчивых систем

насчитывает несколько десятилетий. Однако данная проблематика по-прежнему остается актуальной и широко освещается в современной литературе. Существенный вклад в современные достижения внесли Pradhan D., Jalóte, Р., Каляев И.А., Жирабок А.Н., Шумский А.Е. и другие. При этом традиционный подход обычно связывают с использованием того или иного варианта резервирования. Все эти варианты хорошо известны специалистам. К числу их общих недостатков можно отнести, в частности то, что построение осуществляется без учета уровня энергопотребления будущей отказоустойчивой системы. На основании сказанного можно утверждать, что исследуемая в диссертации проблема построения энергоэффективных систем на кристалле является актуальной.

Цель работы состоит в совершенствовании методов проектирования энергоэффективных и отказоустойчивых вычислительных систем на кристалле, позволяющих определить оптимальные параметры и архитектуру системы на кристале по критерию минимума потребляемой мощности или энергии с учетом технологических и архитектурных ограничений. Для достижения поставленной цели в работе были решены следующие задачи:

1. Разработка алгоритма формирования энергоэффективной архитектуры многоядерного кристалла.

2. Разработка алгоритмов энергоэффективного планирования в многоядерных системах.

3. Разработка подхода к организации децентрализованной отказоустойчивой энергоэффективной системы на кристалле.

4. Подтверждение эффективности разработанных методов по результатам практической апробации.

Методологии и методы исследования. Для решения поставленных задач применялись методы математического моделирования, многомерной оптимизации, дискретной математики.

Научная новизна диссертационной работы заключается в следующих результатах:

1. Разработан алгоритм построения оптимальной энергоэффективной архитектуры в многоядерных системах при ограничениях по площади кристалла.

2. Разработан гибридный алгоритм планирования вычислений в многоядерных системах на кристалле при многоканальной обработке информации, основанный на использовании комбинации двух известных алгоритмов, применение которого дает возможность снижения потребляемой в системе мощности по сравнению с известными.

3. Разработан двухкритериальный алгоритм планирования вычислений в многоядерных системах на кристалле при многоканальной обработке информации, отличающийся от известных не только возможностью минимизации общего времени выполнения вычислений, но также и возможностью снижения потребляемой в системе мощности.

4. Предложен подход к построению отказоустойчивых многоядерных систем на кристалле, отличающийся от известных возможностью снижения уровня потребляемой системой мощности.

Практическая значимость работы состоит в следующем:

- предложенные алгоритмы планирования вычислений в многоядерных системах на кристалле позволяют снижать энергопотребление системы;

- полученные в работе теоретические результаты использованы в разработках АО «Концерн «ЦНИИ «Электроприбор» при создании вычислительных систем для интегральных схем микромеханического акселерометра. Применение предложенных решений позволило существенно снизить энергопотребление микросхем.

Основные положения, выносимые на защиту:

1. Алгоритм построения оптимальной энергоэффективной архитектуры в многоядерных системах при ограничениях по площади кристалла.

2. Гибридный алгоритм энергоэффективного планирования вычислений в многоядерных системах на кристалле при многоканальной обработке информации.

3. Двухкритериальных алгоритм построения энергоэффективной организации вычислений в многоядерных системах на кристалле при многоканальной обработке информации.

4. Подход к построению отказоустойчивых и энергоэффективных многоядерных систем на кристалле.

Достоверность научных результатов и выводов подтверждается использованием корректных математических приемов, сопоставлением аналитических результатов и данных, полученных в ходе математического моделирования и экспериментальных исследований, критическим обсуждением результатов работы на научно-технических конференциях.

Апробация результатов работы. Материалы диссертации докладывались и обсуждались на международной конференции IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference в 2016, конференции молодых ученых «Навигация и управление движением» (Санкт-Петербург, 2015-2018), XXIV Санкт-Петербургской международной конференции по интегрированным навигационным системам (2017, 2018), Международном семенаре навигация и управление движением (International navigation and motios control, Санкт-Петербург, 2016, 2017), XXII Международном научно-техническом семинаре «Современные технологии в задачах управления, автоматики и обработки информации» (Алушта, 2018), Всероссийской научно-технической конференции «Проблемы и разработки перспективных микро- и наноэлектронных систем» (Москва, г. Зеленоград,

2018), XIII Всеросс. совещание по проблемам управления (Москва, 2019), IEEE 13th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (Nanyang Executive Centre, NTU, Singapore. October 4, 2019).

По материалам диссертации опубликовано 15 работ, из них 5 статьи в изданиях, рекомендуемых ВАК, 4 публикаций в изданиях, индексируемых Scopus, 3 свидетельства о регистрации программ для ЭВМ и 3 публикации в прочих изданиях.

1. Анализ современных методов проектирования энергоэффективных и отказоустойчивых вычислительных систем на кристалле

Настоящая глава носит обзорно-аналитический характер. В ней обсуждаются вопросы построения энергоэффективных вычислительных устройств и систем на кристалле. В рамках этого рассмотрения приводится обзор известных подходов к оптимизации энергопотребления в вычислительных системах на кристалле, энергоэффективного планирования вычислений, а также их отказоустойчивости. На основании представленного обзора формулируются требования к разрабатываемым методам проектирования.

1.1. Снижение энергопотребления вычислительных систем

В работе под вычислительными системами на кристалле понимаются -электронные схемы, выполняющие функции целой системы и размещённые на кристалле [16,20,А12]. Типичными представителями таких систем являются микроконтроллеры, программируемые-логические интегральные схемы, интерфейсные преобразователи, интеллектуальные датчики и др. Обычно такие системы в своем составе содержат: микропроцессоры, блоки цифровой обработки сигналов, банки постоянной и оперативной памяти, источники опорных сигналов, блоки аналого-цифровых и цифро-аналоговых преобразователей и др.

Общая модель энергопотребления вычислительных систем. Рассмотрим факторы, влияющие на энергоэффективность вычислительных систем. К физическим факторам относятся пороговое напряжение, токи утечки, паразитные емкости. Другими факторами являются архитектура, тип и размер памяти, точность вычислений, особенности методов логического синтеза. Проанализируем взаимосвязь этих факторов и их влияние на энергопотребление.

Поскольку рассматриваемые схемы работают непрерывно, то чаще для характеризации их энергопотребления используется мощность [19,34,44,60,63,64,77,81,87,88,91,98]. Мощность полупроводниковой схемы

включает динамическую и статическую, которые в свою очередь, складываются из нескольких составляющих (рисунок 1.1.1).

Рисунок 1.1.1 - Источники рассеиваемой мощности КМОП-схем Рассмотрим эти составляющие на примере КМОП-инвертора (рисунок 1.1.2).

а) б)

Рисунок 1.1.2 - Принципиальная схема КМОП-инвертора (а) и его структура(б).

Для удобства анализа рассеиваемой мощности инвертора воспользуемся его эквивалентной электрической схемой (рисунок 1.1.3). Динамическая мощность Рй потребляется при переключении логических состояний схемы и определяется двумя основными составляющими: сквозным током, и током перезаряда паразитной емкости. При отсутствии переключений динамическая мощность будет равна нулю.

Рисунок 1.1.3 - Эквивалентная электрическая схема КМОП-инвертора Заряд и разряд паразитной емкости С происходит через эквивалентные резисторы Яп и Яр. При этом, если частота управляющего сигнала равна /, то рассеиваемая мощность при переключении будет равна

1 9

Р = - С V Т

р 2 '

(1.1.1)

где р - рассеиваемая мощность, ^ - напряжение питания.

Вторая составляющая динамической мощности определяется сквозным током при переключении логических уровней. Для упрощения расчетов сквозной ток учитывается введением дополнительной емкости С5с, размещенной параллельно С. Ее значение можно получить из формулы:

С =

ЗС реак

V

(1.1.2)

м

где г5С - время протекания сквозного тока, 1реак - ток насыщения транзистора. В результате динамическая мощность Р рассчитывается по формуле:

1

Р. =- (С+с^ ) V,

(1.1.3)

Статическая мощность Р. обусловлена в основном токами утечки, протекающими в то время, когда логический элемент находится в фиксированном состоянии (нуле или единице). В идеальном случае в статическом состоянии КМОП-элемент не потребляет мощности. Однако в реальных схемах это не так, а

именно, появляются токи утечки, равные единицам пикоампер, которые возникают из-за неидеальности технологии изготовления транзисторов. Поскольку обычно суммарное значение токов утечки в 106 раз меньше, чем динамических, то в расчетах их, как правило, не учитывают. Но данное утверждение справедливо для технологических норм до 45 нанометров (нм). При переходе к технологиям ниже 45 нм значение токов утечки становится больше и их необходимо учитывать. Для этого используют следующую формулу:

Peak = VddNKdIleak , (1.1.4)

где: P - рассеиваемая мощность вследствие токов утечки, N - число транзисторов, K - эмпирический коэффициент, учитывающий особенности применяемой технологии, I - суммарный ток утечки одного транзистора. В общем случае статическая мощность определяется выражением:

P = VI

s dd stat , (1.1.5)

Важно, что паразитная емкость, напряжение питания и пороговое напряжение

транзисторов определяют задержку сигнала на логическом элементе. Она может

быть рассчитана по следующей формуле:

C V C del(V) = - с^2а£ ,Vdd » VT, (1.1.6)

(Vdd VT) Vdd

где: CLoad - емкость нагрузки, которая состоит из перезаряжаемых входом емкостей затворов транзисторов и паразитных емкостей проводов, V - пороговое напряжение.

Суммарная мощность, рассеиваемая КМОП-интегральной схемой, определяется выражением:

P = P + P, (1.1.7)

Методы снижения энергопотребления. Оптимизация энергопотребления может происходить на различных уровнях [2,3,21,27,28-32,56,76,77,81,93]. На

рисунке 1.1.4 представлена обобщенная классификация основных методов сокращения энергопотребления.

Транзисторный и вентильный уровни рассмотрены во множестве работ и достаточно хорошо изучены. Для снижения статической мощности применяются техники, связанные с управлением напряжением питания и пороговым напряжением транзисторов. Техника, связанная с изменением напряжения питания, предполагает использование различных значений напряжения для разных блоков интегральной схемы [76,81]. Для блоков, в которых необходима высокая производительность, предполагается использовать высокое напряжения питания, а там, где не важна производительность, использовать низкое напряжение питания. Однако для таких схем необходимы дополнительные элементы для согласования логических уровней.

Другим способом уменьшения статической мощности является применение нескольких различных пороговых напряжений транзисторов [32,81,93]. Это подход применяется, когда необходимо снизить мощность и при этом не потерять в производительности. Для этого в критических местах схемы применяются транзисторы с пониженным пороговым напряжением.

Также существует подход, связанный с так называемым «эффектом стекирования» транзисторов [32,81,93]. Он основан на принципе разделения одного транзистора на два новых с уменьшенной вдвое шириной. Это действие позволяет снизить величину тока, протекающего через них в статическом состоянии, когда они выключены и, следовательно, позволяет снизить статическую мощность.

Еще одним способом является отключение отдельных блоков интегральной схемы от линий земли и питания [81].

Рисунок 1.1.4 - Классификация основных методов минимизации потребления энергии.

Для снижения динамической мощности традиционно наибольшее внимание направлено на изменение напряжения питания [2,72,76,77,91]. Это связано с тем, что для большинства КМОП-схем напряжение питания равно переключаемому напряжению. К тому же между динамической рассеиваемой мощностью и напряжением питания существует квадратичная зависимость.

Кроме методов, связанных с изменением напряжения, также применяются подходы, основанные на изменении тактовой частоты [2,77,91]. Первый из них предполагает управление тактовой частотой для различных блоков. Использование этого способа позволяет отключать от тактовых импульсов отдельные блоки интегральной схемы и тем самым снижать значение динамической мощности за счет уменьшения переключательной активности.

Следующий способ [91] является развитием первого. В нем отдельные блоки интегральной схемы не отключаются от тактового сигнала, а используют тактовые сигналы разной частоты, что также позволяет снизить динамическую мощность.

К сожалению, описанные выше подходы оказываются весьма затратными и трудно выполнимыми, если система состоит из нескольких миллионов транзисторов.

Другим подходом к повышению энергоэффективности интегральных схем является их оптимизация на системном и архитектурном уровнях. Примером такой оптимизации может служить оптимизация конвейера в архитектуре процессора общего назначения [49-51,86,90,104]. Эти методы основаны на анализе структуры конвейера, в частности, анализе его стадий. Для стадий конвейера вычисляется их энергопотребление, при этом если стадия имеет слишком высокое значение энергопотребления, то может быть принято решение о добавлении новой стадии в конвейер и переносе части задач с энергетически неэффективной стадии.

Так же применяются подходы, которые позволяют оптимизировать структуру процессора и входящих в него элементов [44,62,74]. Например,

авторы [32] предлагает новую энергоэффективную структуру процессора, в которой используется распределенная система регистров команд. Предлагаемый авторами процессор включает набор регистров команд для снижения времени доставки инструкций, а также содержит иерархическую и распределенную организацию регистров данных. Регистры команд располагаются в каждом вычислительном блоке и фиксируют повторное использование команд. Применение распределенной организации регистров данных также позволяют снизить время доставки данных к вычислительным блокам и организовать параллельные вычисления, что приводит к снижению тактовой частоты и, следовательно, повышению энергоэффективности.

Кроме того, существует подход к повышению энергоэффективности процессоров за счет использования энергоэффективных специализированных КМОП-блоков для параллельных вычислений [23]. Данный подход нацелен на оценку мощности и выбор оптимального значения параллелизма для таких блоков.

1.2. Энергоэффективное планирование в многоядерных системах

Проблема планирования каких-либо действий возникает в разных приложениях и в разнообразных постановках. Среди них - планирование бизнес-процессов, технологических процессов, движения транспорта, вычислительных процессов, учебных занятий и т.п. Нередко рассматриваемые в различных приложениях математические постановки задачи оказываются близки или даже идентичны, что способствует перетеканию предлагаемых решений из одной прикладной области в другую. Вопросам планирования вычислений в современной научной литературе уделяется большое внимание. При этом разнообразие рассматриваемых задач весьма велико. Среди них можно выделить планирование вычислений как в центрах коллективного пользования [5, 17], так и в бортовых системах [8, 12, 40, 67, 100]. В настоящей работе обсуждается второе направление, а именно,

планирование вычислений в распределенных системах реального времени (СРВ). Если быть более точным, то в фокусе настоящей работы лежит планирование распределенных вычислений в многоядерной системе на кристалле. Под планированием вычислений обычно понимают определение для каждой решаемой задачи из заданного множества временного интервала исполнения на выделенном для нее процессоре. При этом если на одном процессоре оказываются две или более задач, не связанных отношением предшествования, попутно возникает вопрос об очередности их выполнения, которая определяется наилучшим образом с точки зрения заданного критерия. Таковыми могут быть, например, минимум общего времени выполнения, минимум максимального отклонения от заданных директивных сроков и др. Данными критериями, конечно, не исчерпываются важные аспекты проектирования вычислительных систем. В частности, одной из ключевых проблем при проектировании вычислительных систем всегда было снижение энергопотребления. В последние десятилетия ей уделяется особое внимание, в том числе и в связи с обсуждением ее в отношении систем на кристалле [81, 84, 92], когда снижение энергопотребления (рассеиваемой мощности) достигается за счет снижения тактовой частоты и напряжения питания. О признании практической значимости этого направления свидетельствует и тот факт, что разработчики процессоров в целях снижения энергопотребления стали предусматривать в своих проектах встроенные средства для варьирования тактовой частотой и напряжением питания. Ниже минимум рассеиваемой мощности будет одним из критериев, на основании которых будут планироваться вычисления.

Можно выделить два универсальных подхода при решении проблемы планирования - одноэтапный и двухэтапный. В первом случае на каждом шаге используемого алгоритма планирования для очередной задачи из заданного множества определяется и исполняющий процессор, и интервал решения. Во втором случае решение проблемы планирования распадается на

два этапа. На первом этапе со всеми задачами соотносятся исполняющие их процессоры (процедура назначения). После этого на втором этапе на каждом процессоре производится упорядочение назначенных на него задач (процедура планирования). В рамках настоящей работы будут затронуты оба подхода. Заметим, что для систем реального времени при решении задачи планирования дополнительно должно учитываться ограничение, вызванное периодичностью входного потока данных [92] и требующего учета производительности процессоров и пропускной способности каналов обмена на периоде. Оптимальное решение проблемы планирования может быть получено в рамках любого из обозначенных подходов переборными алгоритмами [40, 67], однако все они характеризуются экспоненциальной вычислительной сложностью, и в силу этого их применение в целом ряде приложений оказывается невозможным. По этой причине широкое распространение на практике получили субоптимальные алгоритмы, среди которых алгоритмы с конструктивными эвристиками [13, 33, 45, 59, 73] и ненаправленного поиска [8].

Оптимизация энергоэффективности в задачах планирования заданий многоядерных систем решается либо путем минимизации времени работы ядер, либо путем управления тактовой частотой и напряжением питания процессоров [64]. В работе [43] предложен способ планирования заданий на одном процессоре с последующим изменением его напряжения питания. Другие подходы [66, 83, 92, 95, 100] связаны с планированием заданий для гетерогенных систем, включающих процессоры с различными значениями тактовых частот и напряжений питания. В этих подходах для оптимизации применяются различные эвристические алгоритмы.

В системах многоканальной обработки данных, т.е. (flow вЬор)-системах, также используются подходы к планированию заданий с повышением энергоэффективности. Процедуры планирования с повышением энергоэффективности могут осуществляться с помощью генетических

алгоритмов [36, 68, 82]. Их применение позволяет найти оптимальную по критерию минимума энергопотребления последовательность задач на гетерогенных процессорах (с разными тактовыми частотами и напряжением питания), удовлетворяющую требованиям по времени выполнения алгоритма.

Также задача планирования может быть решена с помощью эвристических алгоритмов [73, 78, 102, 103]. Авторы [59] предлагают для оптимизации энергопотребления использовать ACO-алгоритм (ant colony optimization). Этот алгоритм аналогичен поведению муравьев при поиске пути в муравейник. С помощью алгоритма оптимизируется время выполнения плана, что приводит к снижению энергопотребление системы в целом. В работе [70] представлен обзор и сравнение различных эвристических алгоритмов для оптимизации энергоэффективности.

Кроме того, существуют комбинированные способы планирования, включающие элементы эвристических и генетических алгоритмов. Авторы [37, 38] предлагают использовать генетический алгоритм на основе схемы матричного кодирования совместно с алгоритмом имитации отжига.

1.3.Отказоустойчивые многоядерные вычислительные системы

Разработка сложных систем обработки информации и управления всегда сопряжена с необходимостью удовлетворения целому набору технических требований и ограничений. Понятно, что в случае реализации этой системы на кристалле уровень ограничений лишь возрастает. В настоящей диссертации рассматривается последняя ситуация с фокусированием, в том числе, на вопросах создания распределенной вычислительной отказоустойчивой системы реального времени. Очевидно, что проблема носит существенно комплексный характер.

История исследований вопросов разработки отказоустойчивых систем насчитывает несколько десятилетий. Однако данная проблематика по-

прежнему остается актуальной и широко освещается в современной отечественной и зарубежной литературе [42, 54, 58, 79]. При этом традиционный подход обычно связывают с использованием того или иного варианта резервирования (горячего, холодного, поблочного, поэлементного, с потерей и без потери качества функционирования при восстановлении и т.п.). Все эти варианты хорошо и давно известны специалистам. К числу их общих недостатков можно отнести, в частности то, что построение осуществляется без учета уровня энергопотребления (рассеиваемой мощности) будущей отказоустойчивой системы.

Заметим, что необходимым элементом отказоустойчивой системы являются средства диагностирования, выполняемые на основе техник тестового и функционального диагностирования [45, 47, 53, 57, 75]. По их сигналам принимается решение о появлении отказа в системе, указывается его место и запускается процедура восстановления. Как правило, средства диагностирования реализуются по централизованной схеме, когда выделяется некоторая часть аппаратуры системы (диагностическое ядро [46]), в отношении которой делается предположение об априорной исправности. В результате в системе возникает "узкое место", отказ которого является катастрофическим для системы. С целью исключения этого недостатка достаточно давно [80] был предложен подход "распределенного диагностирования", основанный на взаимных проверках, осуществляемых подсистемами системы. В нашем случае в качестве подсистем рассматриваются ядра.

Предварительно напомним известные варианты введения в систему избыточности, которая в общем случае может иметь различный характер -аппаратурный, временной, информационный. На рисунке 1.3.1 представлены основные известные способы введения аппаратурной избыточности для повышения надежности системы. Среди них мажоритарная структура (рисунок 1.3.1.а) и резервированная система (рисунок 1.3.1. б). В первом

Список литературы диссертационного исследования кандидат наук Костыгов Дмитрий Вадимович, 2020 год

Литература

1. Басыров, А.Г. Концептуальная модель энергосберегающих вычислительных процессов в специализированных вычислительных системах / А.Г. Басыров // Научно-технические ведомости СПбГПУ. Информатика. Телекоммуникации. Управление. - 2010. - №4.

2. Белоус, А.И. Методы минимизации Энергопотребления при проектировании КМОП БИС / А.И. Белоус, И.А. Мурашко, В.С. Сякерский // Функциональная микро- и наноэлектроника. - 2007.

3. Бочаров, Ю.И. Проектирование БИС класса «система на кристалле»: Учебное пособие / Ю.И. Бочаров, А.С. Гуменюк, А.Б. Симаков, П.А. Шевченко. - М.: МИФИ, 2008. -188 с.

4. Быковский, С.В. Метод встроенного функционального мониторинга с динамической актуализацией модели поведения системы на кристалле: дис. канд. техн. наук. / С.В. Быковский; Санкт-Петербургский национальный исследовательский университет информационных технологий, механики и оптики. - Санкт-Петербург, 2015.

5. Голосов, П.Е. Анализ управления специализированными вычислительными заданиями в условиях неопределенности / П.Е. Голосов, М.В. Козлов, Ю.Е. Малашенко, И.А. Назарова, А.Е. Ронжин // Изв. РАН. ТиСУ. - 2012. - № 1. - С.50-66.

6. Димитриев Ю. К. Необходимые и достаточные условия ^ диагностируемости многопроцессорных вычислительных систем для разных моделей ненадежного тестирования, полученные с помощью теоретико-графовой модели системы. Автоматика и телемеханика, 2016, № 6, с. 145-158.

7. Дмитревич, Г.Д. Методические указания к лабораторным работам по курсу «Методы оптимизации» / Г.Д. Дмитревич, А.И. Ларистов. - Изд. СПбГЭТУ, 2004. - 16 с.

8. Зорин, Д.А. Алгоритм синтеза архитектуры вычислительной системы реального времени с учетом требований к надежности / Д.А. Зорин, В.А. Костенко // Изв. РАН. ТиСУ. - 2012. - №2. - С.45-54.

9. Каляев, И.А. Децентрализованные системы компьютерного управления / И.А. Каляев, Э.В. Мельник. - Ростов н/Д: Издательство ЮНЦ РАН, 2011. - 196 с

10. Каравай, М.Ф. Расширенный обобщенный гиперкуб как отказоустойчивая системная сеть для многопроцессорных систем / М.Ф. Каравай, В.С. Подлазов. // УБС. - 2013. - №45. - C.344-371.

11.Каравай, М.Ф. Минимизированное вложение произвольных гамильтоновых графов в отказоустойчивый граф и реконфигурация при отказах. II. Решетки и k-отказоустойчивость / М.Ф. Каравай // Автомат. и телемех. - 2005. - выпуск 2. - C.175-189

12.Колесов, Н.В. Системы реального времени. Планирование, анализ, диагностирование / Н.В. Колесов, М.В. Толмачева, П.В. Юхта - СПб.: ОАО "Концерн "ЦНИИ "Электроприбор", 2014. - 185 с.

13. Колесов, Н.В. Планирование вычислительного процесса в распределенных системах реального времени с неопределенными временами решения задач / Н.В. Колесов, М.В. Толмачева, П.В. Юхта // Изв. РАН. ТиСУ. - 2012. - №4. - С. 39 - 50.

14.Колесов, Н.В. Смешанное планирование заданий в распределенных системах реального времени / Н.В. Колесов, А.М. Грузликов, Ю.М. Скородумов, М.В. Толмачева // Вестник компьютерных и информационных технологий. - 2016. - № 5.

15. Кошев, А.Н. Разработка генетического алгоритма с адаптивными мутациями для определения глобального экстремума функции n-переменных / А.Н. Кошев, В.В. Салмин, А.А. Генералов, Д.С. Бычков // Интернет-журнал «Наукаведение». - 2016. - Том 8. - №6.

16.Кустарев, П.В Маршруты проектирования систем на кристалле / П.В. Кустарев, А.О. Ключев // Научно-технический вестник СПбГУ ИТМО -2010. - № 1(65). - С. 93-100.

17.Малашенко, Ю.Е. Управление ресурсоемкими разнородными вычислительными заданиями с директивными сроками окончания / Ю.Е. Малашенко, И.А. Назарова // Изв. РАН. ТиСУ. - 2012. - № 5. - С.15-22.

18.Молдованова, О.В. Децентрализованный алгоритм самодиагностики для крупномасштабных распределенных вычислительных систем разных топологий / О.В Молдованова // Проблемы информатики. 2012 - №2(14).

19.Мурашко, И.А. Методы оценки рассеиваемой мощности в цифровых КМОП схемах / И.А. Мурашко // Доклады БГУИР. - 2007. - №1(17).

20.Платунов, А.Е. Реконфигурируемые встраиваемые системы и системы на кристалле / А.Е. Платунов // Приборостроение. - 2014. - №4.

21.Рабаи, Ж. М. Цифровые интегральные схемы. Методология проектирования. / Ж. М. Рабаи, А. Чандракасан, Б. Николич. - М.: ООО "И.Д. Вильямс", 2007. - 912 с

22.Романкевич, В.А. Самотестирование многопроцессорных систем с регулярными диагностическими связями / В.А. Романкевич // Автомат. и телемех. - 2017. - № 2. - С. 115-127

23.Салищев, С. И. Синтез алгоритмов обработки сигналов с ораничениями на минимальный параллелизм и объем памяти: дис. канд. техн. наук. / С. И. Салищев. - Санкт-Петербург, 2017.

24.Харди, Г.Г. Неравенства / Г.Г. Харди, Дж.Е. Литтльвуд, Г. Полиа. - М.: Изд-во иностр. лит., 1948. - 456 с.

25. Хорошевский, В.Г. Архитектура вычислительных систем: Учеб. пособие. / В.Г. Хорошевский. - 2е изд. М.: Изд-во МГУ им. Баумана, 2008. - 520 с.

26.Abd-El-Barr, M. Design and Analysis of Reliable and Fault-Tolerant Computer Systems / M. Abd-El-Barr // Imperial College Press London UK. - 2006.

27.Agrawal, P. Energy-Efficient Scheduling: Classification, Bounds, and Algorithms / P. Agrawal, R. Shrisha // arXiv. - 2016.

28.Al-Ahmadi, A. Power delay product in COSMOS logic circuits / A. Al-Ahmadi, S. Kaya // Journal of Computational Electronics - 2006. - vol. 5. -305-309 pp.

29.Alioto, M. Gaetano Palumbo Flip-Flop Design in Nanometer CMOS / M. Alioto, C. Elio // Springer. - 2015. -27-54 pp.

30.Ali-Khan, Z. Optimization of Power Consumption in VLSI Circuit / Z. AliKhan, S.M. Aqil Burney, J. Naseem, K. Rizwan // IJCSI International Journal of Computer Science Issues. - 2011. - vol. 8.

31.Babu, A. Power Optimization Techniques at Circuit and Device Level in Digital CMOS VLSI - A Review / A. Babu // International Journal of Engineering Research & Technology (IJERT). - 2014. - vol. 3 - issue 11.

32.Balfour, J. An Energy-Efficient Processor Architecture for Embedded Systems / J. Balfour, W.J. Dally //IEEE computer architecture letters. - 2008. - vol.7. -no.1.

33.Bocewicz, G. Declarative Approach to Cyclic Steady State Space Refinement: Periodic Process Scheduling / G. Bocewicz, Z. A. Banaszak // Int. J. Adv. Manuf. Technol. - 2013. - vol.67. - no.1-4. - 137-155 pp.

34.Burd, T.D. Energy efficient CMOS microprocessor design; Proceedings of the Twenty-Eighth Hawaii International Conference on System Sciences / T.D. Burd, R.W. Brodersen // Wailea, HI, USA. - 1995. - 288-297 pp.

35.Cheng, A.M.K. Real-Time Systems: Scheduling, Analysis, and Verification. / A.M.K. Cheng - John Wiley & Sons; Hoboken, NJ, USA, 2003.

36.Cifuentes, V. Energy-Aware Production Scheduling in Flow Shop and Job Shop Environments Using a Multi-Objective Genetic Algorithm. / V. Cifuentes, P. Ernesto, R. Gomez, C. Atehortua, A. Velasquez // Engineering Management Journal. - 2019. - 1-16 pp.

37.Dai, M. Energy-aware Scheduling Model and Optimization for a Flexible Flow Shop Problem / M. Dai, D. Tang, H. Zhang, J. Yang // 26th Chinese Control And Decision Conference (CCDC). - 2014.

38.Dai, M. Energy-efficient scheduling for a flexible flow shop using an improved genetic-simulated annealing algorithm. / M. Dai, D. Tang, G. Boggino, S. Gregorio // Robotics and Computer-Integrated Manufacturing. - 2013. - no. 29(5). - 418-429 pp.

39.De Kruijf, M. A Unified Model for Timing Speculation: Evaluating the Impact of Technology Scaling, CMOS Design Style, and Fault Recovery Mechanism / M. De Kruijf, S. Nomura, K. Sankaralingam // Appears in the 40th International Conference on Dependable Systems and Networks. - 2010.

40.Drozdowski, M. Scheduling for Parallel Processing / M. Drozdowski // London: Springer, 2009.

41.Durrani, Y. A. Low-Power Integrated Circuit Design Optimization Approach / Y. A. Durrani // Technical Journal, UET, Taxila - no.21. - 32-42 pp.

42.Gogoi, N. Fault Tolerance in Distributed Real Time Environment: A Survey / N. Gogoi, L. P. Saikia // International Journal of Computer Science and Mobile Computing. - 2015. - vol.4. - issue.6. - 829-836 pp.

43.Gonzalez, M. Multi-Objective Optimization in a Job Shop with Energy Costs through Hybrid Evolutionary Techniques / M. Gonzalez, A.A. Oddi, R. Rasconi // Proceedings of the Twenty-Seventh International Conference on Automated Planning and Scheduling. - 2017.

44.Gonzalez, R. Energy Dissipation In General Purpose Microprocessors / R. Gonzalez, M. Horowitz // IEEE Journal of Solid-State Circuits. - 1996. -vol.31. - no.9 - 1277-1284 pp.

45.Gruzlikov, A.M. Using solvable classes in flowshop scheduling / A.M. Gruzlikov, N.V. Kolesov, Iu.M. Skorodumov, M.V. Tolmacheva // Int J Adv Manuf Technol. - 2017 - no.88 - 1535-1546 pp.

46.Gruzlikov, A.M. Event Monitoring of parallel computations / A.M. Gruzlikov, N.V. Kolesov, M.V. Tolmacheva // Int. J. Applied Mathematics and Computer Science. - 2015. - vol.25 - no.2.

47.Gruzlikov, A.M. Test-based diagnosis of distributed computer system using a time-varying model / A.M. Gruzlikov, N.V. Kolesov, E.V. Lukoyanov, M.V. Tolmacheva // IFAC PapersOnLine. - 2018. - no.51-24 - 1075-1082 pp.

48.Hakimi, S.L. Characterization and the Connection Assignment of Diagnosable Systems / S.L. Hakimi, A.T. Amin // IEEE Transactions on Computers. - 1974. no.23 - 86-88 pp.

49.Hartstein, A. Optimum Power/Performance Pipeline Depth / A. Hartstein, T. R. Puzak // Proceedings of the 36th Annual International Symposium on Microarchitecture, San Diego, CA, USA. - 2003.

50.Hartstein, A. The Optimum Pipeline Depth for a Microprocessor / A. Hartstein, T. R. Puzak // 29th International Symposium on Computer Architecture. -2002.

51.Hrishikesh, M.S. The Optimal Logic Depth Per Pipeline Stage is 6 to 8 FO4 Inverter Delays / M.S. Hrishikesh, N.P. Jouppi, K.I. Farkas, D. Burger, S.W. Keckler, P. Shivakuma // Proceedings of the 29International Symposium on Computer Architecture. - 2002.

52.Huang, Z. An Improved Differential Evolution Algorithm Based on Adaptive Parameters / Z. Huang, Y. Chen. // Journal of Control Science and Engineering. - 2013.

53.Isermann, R. Fault Diagnosis Application / R. Isermann - Heidelberg: Springer, 2011. - 354 p.

54.Jalote, P. Fault Tolerance in Distributed Systems / P. Jalote - New Jersey: Prentice-Hall PTR, 1994.

55. Jump R. J. YACSIM: Reference Manual. [Электрон. ресурс]. 1993. V. 2.1. Режим доступа: http://oucsace.cs.ohiou.edu/ avinashk/classes/ee663/yac.ps.

56.Kaeslin, H. Digital Integrated Circuit Design From VLSI Architectures to CMOS Fabrication / H. Kaeslin - Cambrige University Press, 2008. - 853 pp.

57.Kaldmuae, A. Measurement feedback disturbance decoupling in discrete-time nonlinear systems. / A. Kaldmuae, U. Kotta, B. Jiang, A. Shumsky, A. Zhirabok // Automatica. - 2013. - no.49. - 2887-2891 pp.

58.Karavay, M.F. Theory of Symmetry and Fault-Tolerance / M.F. Karavay // IEEE - IFAC Intern. Symp. on Distributed Intelligence Systems. - 1991. - 305311 pp.

59.Korytkowski, P. Ant Colony Optimization for Job Shop Scheduling Using Multi-Attribute Dispatching Rules / P. Korytkowski, S. Rymaszewski, T. Wisniewski // Int. J. Adv. Manuf. Technol. - 2013. - vol.67. - no.1-4. - 231241 pp.

60.Kothari, D. P. Power System Optimization, / D. P. Kothari, J. S. Dhillon -Prentice-Hall of India. - 2004.

61.Kubar M. Novel Optimization Tool for Analog Integrated Circuits Design. / M. Kubar - Hindawi Publishing Corporation. Journal of Control Science and Engineering. - 2013.

62.Kumar, R. Core architecture optimization for heterogeneous chip multiprocessors / R. Kumar, D.M. Tullsen, N.P. Jouppi // Proceedings of the 15th International Conference on Parallel Architectures and Compilation Techniques; Seattle, WA, USA. - 2006. - 23-32 pp.

63.Leveque, A. SystemC-AMS Models for Low-Power Heterogeneous Designs: Application to a WSN for the Detection of Seismic Perturbations. Conference: ARCS '10 / A. Leveque // 23th International Conference on Architecture of Computing Systens. - 2010.

64.Li, D. Energy-Aware Scheduling on Multiprocessor Platforms. / D. Li, J. Wu Springer; New York, NY, USA. - 2012.

65.Lin, J.A Practical Framework to Study Low-Power Scheduling Algorithms on Real-Time and Embedded Systems / J. Lin, A.M.K. Cheng, W. Song // J. Low Power Electron. Appl. - 2014. - no.4. - 90-109 pp.

66.Lin, J. Real-Time task assignment in heterogeneous distributed systems with rechargeable batteries / J. Lin, A.M.K. Cheng, R. Kumar // Proceedings of the International Conference on Advanced Information Networking and Applications, AINA'09; Bradford, UK. - 2009. - 82-89 pp.

67.Liu, J.W.S. Real-Time Systems / J.W.S Liu - Prentice Hall, Englewood Cliffs, NJ, 2000. - 600 pp.

68.Liu, Y. Energy-efficient scheduling of flexible flow shop of composite recycling / Y. Liu, M. Farnsworth, A. Tiwari // The International Journal of Advanced Manufacturing Technology. - 2018. - no.97. - 117-127 pp.

69.Man, K.F. Genetic Algorithm: Concepts and Application. / K.F. Man, K.S. Tang, S. Kwong // IEEE Transactions on industrial electronics. - 1996. -vol.43 - no.5.

70.Mansouri, S.A. Minimizing energy consumption and makespan in a two-machine flowshop scheduling problem / S.A. Mansouri, E. Aktas // Journal of the Operational Research Society. - 2016. - no. 1-13 67. - 1382-1394 pp.

71.Min X., Liangcheng Y., Jiarong L. A t/k diagnosis algorithm on hypercube-like networks. Concurrency and Computation: Practice and Experience, 2017, vol. 30.

72.Mittal, S. A Survey of Techniques For Improving Energy Efficiency in Embedded Computing Systems / S. Mittal // Int. J. of Computer Aided Engineering and Technology. - 2014.

73.Nawaz, M. A Heuristic Algorithm for the m-Machine, n-Job Flow-shop Sequencing Problem / M. Nawaz, Jr.E.E. Enscore, I. Ham // Omega - Intern. J. of Management Science. - 1983. - vol.11. - no1. - 91-95 pp.

74.Patel, P. Variation of Power and Delay in Digital CMOS Circuit Design in DSM Technology / P. Patel, A. Zahid // International Journal of Engineering Trends and Technology (IJETT). - 2017. - vol.45.

75.Patton, R.J. Issues in fault diagnosis for dynamic systems / R. J. Patton, P. M. Frank, R. N. Clark - London: Springer-Verlag, 2000. - 597 pp.

76.Pedram, M. Power Optimization in VLSI Layout: A Survey / M. Pedram, V. Hirendu // Journal of VLSI signal processing systems for signal, image and video technology. - 1997. - vol.15. - issue 3. -221-232 pp.

77.Pedram, M. Power Minimization in IC Design: Principles and Applications / M. Pedram // ACM Transactions on Design Automation of Electronics Systems. - 1996. - vol.1.

78.Pilerood, A.E. A Two-stage greedy heuristic for a flowshop scheduling problem under time-of-use electricity tariffs / A.E. Pilerood, M. Heydari1, M.M. Mazdeh // South African Journal of Industrial Engineering. - 2018. -vol.29 - no. 1 - 143-154 pp.

79.Pradhan, D. Fault-Tolerant Parallel and Distributed Systems / D. Pradhan, D. Avresky - California: Computer Society Press, 1995.

80.Preparata, F. P. On the connection assignment problem of diagnosable systems / F. P. Preparata, G. Metze, R. T. Chien // IEEE Trans. Electron. Comput. Dec. - 1967. - vol.EC-16. - no.6. - 848-854 pp.

81.Ranjan, P. Power-efficient System Design / P. Ranjan, P. Aviral, B.V. Shrivastava, N. Silpa, K. Gummidipudi - Springer, 2006.

82.Rong-Hwa, H. Energy-Saving Scheduling in a Flexible Flow Shop Using a Hybrid Genetic Algorithm / H. Rong-Hwa Huang, S.-C. Yu, P.-H. Chen // Journal of Environmental Protection. - 2017. - no.8. - 1037-1056 pp.

83.Rubavani, R. Devi Power Efficient Scheduling for Network on Chip Applications on Multicore Processor / R. Rubavani, S. Saranraj, S. Saranya, R. Ranjani Devi // International Journal of Applied Engineering Research. 2016. -vol.11. - no.7. - 4751-4757 pp.

84.Rudek A., R. Rudek On Flowshop Scheduling Problems with the Aging Effect and Resource Allocation // Int. J. Adv. Manuf. Technol. 2012. V.62. №1. P.135-145.

85.Saravanan, V. An energy-delay product study on chip multi-processors for variable stage pipelining / V. Saravanan, A. Anpalagan, I. Woungang // Human-centric Computing and Information Sciences. - 2015.

86.Sartori, J. Power Balanced Pipelines / J. Sartori, B. Ahrens, R. Kumar // IEEE International Symposium on High-Performance Comp Architecture. - 2012. -1-12 pp.

87.Sharma, N. A Survey of VLSI Techniques for Power Optimization and Estimation of Optimization / N. Sharma, M. Kaur // International Journal of Emerging Technology and Advanced Engineering. - 2014. - vol.4.

88.Sherazi, Y. Design Space Exploration of Digital Circuits for Ultra-low Energy Dissipation. Ph.D. thesis / Y. Sherazi - Lund University, 2013.

89.Simunic, T. Energy-Efficient Design of Battery-Powered Embedded Systems / T. Simunic, L. Benini, G. De Micheli // Proceedings of the 1999 international symposium on Low power electronics and design. - 1999. - 212-217 pp.

90.Srinivasan, V. Optimizing Pipelines for Power and Performance Microarchitecture / V. Srinivasan, D. Brooks, M. Gschwind, P. Bose, V. Zyuban, P.N. Strenski, P.G. Emma // Proceedings. 35th Annual IEEE/ACM International Symposium. - 2002.

91.Steinbach, B. Recent Progress in the Boolean Domain / B. Steinbach // Cambridge Scholars Publishing. - 2014. - 189-211 pp.

92.Sun, H. Hsu Energy-Efficient Multiprocessor Scheduling for Flow Time and Makespan / H. Sun, Y. He, W.-J. Hsu // Theoretical Computer Science. - 2014. - no.550.

93.Suguna, T. Survey on power optimization techniques for low power VLSI circuit in deep submicron technology / T. Suguna, M.J. Rani // International

Journal of VLSI design & Communication Systems (VLSICS). - 2018. - vol.9.

- no.1.

94.Taillard, E. Benchmarks for Basic Scheduling Problems. / E. Taillard // Europ. J. Operational Research. - 1993. - vol.64. - no.2. - 278-285 pp.

95.Tang X. Energy-Efficient Reliability-Aware Scheduling Algorithm on Heterogeneous Systems / X. Tang, W. Tan. // Hindawi Publishing Corporation Scientific Programming. - 2016. - vol.1.

96.Thakur, V. Perspective Study and Analysis of Parallel Architecture. / V. Thakur, S. Kumar // International Journal of Computer Applications. - 2016. -vol.148. - no.14.

97.Wang, L.-T. VLSI Test Principles and Architectures / L.-T. Wang, C.-W. Wu, X. Wen - Morgan Kaufmann, 2006.

98.Wiltgen, A.Jr. Power consumption analysis in static CMOS gates / A.Jr. Wiltgen, K.A. Escobar, A.I. Reis, R.P. Ribas // 26th Symposium on Integrated Circuits and Systems Design. - 2013.

99.Wu, X. Multi-Objective Flexible Flow Shop Scheduling Problem Considering Variable Processing Time due to Renewable Energy / X. Wu, X. Shen Q. Cui // Sustainability. - 2018. - no.10(3).

100. Xu, R. Energy-Aware Scheduling for Streaming Applications on Chip Multiprocessors / R. Xu, R. Melhem, D. Mosse // 28th IEEE International Real-Time Systems Symposium. - 2007.

101. Yadav, K. An Overview of Genetic Algorithm and Modeling / K. Yadav, N.L. Prajapati // International Journal of Scientific and Research Publications.

- 2012.

102. Zhang, H. Energy-conscious flow shop scheduling under time-of-use electricity tariffs / H. Zhang, F. Zhao, K. Fang, J.W. Sutherland //CIRP Annals - Manufacturing Technology. - 2014.

103. Zhang, W. Solving Energy-Aware Real-Time Tasks Scheduling Problem with Shuffled Frog Leaping Algorithm on Heterogeneous Platforms. / W. Zhang, E. Bai, H. He, A.M. Cheng //Sensors (Basel). - 2015. - no.15(6).

104. Zea, N. Optimal Power/Performance Pipelining for Error Resilient Processors / N. Zea, J. Sartori, B. Ahrens, R. Kumar // IEEE International Conference Computer Design (ICCD). - 2010.