Автоматизация низкоуровневого моделирования сетей на кристалле тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Лежнев Евгений Владимирович

• Лежнев Евгений Владимирович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Лежнев Евгений Владимирович

Введение

Глава 1 Анализ принципов моделирования сетей на кристалле

1.1 Структура сети на кристалле

1.2 Сетевая модель сети на кристалле и этапы ее разработки

1.3 Поведенческое моделирование сетей на кристалле

1.4 Обзор низкоуровневых моделей сетей на кристалле

Выводы к главе

Глава 2 Разработка моделей сетей на кристалле

2.1 Топологический подход к моделированию сетей на кристалле

Типы топологий сетей на кристалле

Типовые регулярные топологии

Циркулянтные топологии

2.1 Комплексный подход к моделированию сетей на кристалле

2.2 Раздельное моделирование сетей на кристалле

Выводы к главе

Глава 3 Низкоуровневое моделирование подсистемы связи сети на кристалле

3.1 Низкоуровневая модель подсистемы связи сети на кристалле

3.2 Система автоматизированного проектирования для низкоуровневого моделирования сетей на кристалле

3.3 Метод раздельного моделирования сетей на кристалле

3.4 Согласование формата данных для передачи параметров между моделями сетей на кристалле

Выводы к главе

Глава 4 Автоматизация низкоуровневого моделирования сетей на кристалле

2

4.1 Генерация низкоуровневой модели подсистемы связи сети на кристалле

4.2 Метод редуцирования низкоуровневой модели сети на кристалле

4.3 Методика автоматизированного сквозного проектирования сети на кристалле

Выводы к главе

Глава 5 Апробация разработанной системы автоматизированного проектирования в реальных задачах проектирования сетей на кристалле

5.1 Универсальный интерфейс для подключения компонентов сети на кристалле к подсистеме связи

5.2 Применение разработанной системы автоматизированного проектирования для различных исследований сетей на кристалле

Выводы к главе

Выводы

Список литературы

Введение диссертации (часть автореферата) на тему «Автоматизация низкоуровневого моделирования сетей на кристалле»

Введение

Постоянный рост сложности вычислительных задач, а также увеличение объема необходимых для вычислений данных становятся важными факторами, влияющими на индустрию разработки вычислительных систем [1]. Отражением этого является переход от одноядерных к многоядерным процессорам, а также от однопроцессорных вычислительных комплексов к многопроцессорным. В последние годы разработка процессоров и систем на кристалле (System-on-Chip, SoC, СнК), а также мультипроцессорных систем на кристалле (Multi Processor System-on-Chip, MPSoC) [2] вышла на новый качественный уровень, представляющий собой объединение на одном чипе большого количества процессоров (от 100 и более) и соединение их в единую вычислительную сеть на кристалле (Network-on-Chip, NoC, СтнК) [3]. Это потребовало разработки и развития новых подходов к проектированию вычислительных систем.

В классическом процессе проектирования вычислительных систем можно выделить следующие этапы:

- разработка технического задания;

- построение высокоуровневых моделей на языках высокого уровня;

- разделение системы на функциональные блоки, и уточнение их характеристик;

- разработка поведенческих моделей на языках описания аппаратуры;

- прототипирование и верификация разрабатываемой системы;

- адаптация низкоуровневых моделей под требования производителя чипа;

- оценка физических характеристик реализуемой системы; производство чипа; корпусирование устройства.

Появление новых подходов к проектированию вычислительных систем приводит к изменениям и самого процесса проектирования, в котором наиболее важным становится этап моделирования разрабатываемой системы.

На этапе моделирования при проектировании СтнК можно выделить два типа моделирования, которые позволяют в полной мере провести исследование: высокоуровневое и низкоуровневое моделирование. Благодаря им можно на раннем этапе оценить особенности работы разрабатываемой системы. В большинстве случаев с помощью высокоуровневых моделей исследуется процесс передачи данных в СтнК в общем виде и невозможно учесть все особенности ее аппаратной реализации. При высокоуровневом моделировании изменения в описание модели СтнК как правило не вносят, так как модель является аппаратно независимой. При низкоуровневом моделировании, когда вся система представлена в виде схему уровня регистровых передач, исследование системы может происходить при различных архитектурных изменениях. К таким изменениям можно отнести: разделение СтнК на структурные блоки, описывающие ее отдельные компоненты, изменение метода обмена информационными пакетами между компонентами СтнК, изменение самих описаний компонентов и т.д.

В процессе разработки СтнК отдельной важной задачей является разработка ее подсистемы связи. Процесс проектирования подсистемы связи СтнК в общем виде состоит в определении множества различных характеристик таких элементов, как: топология соединений маршрутизаторов, алгоритм маршрутизации, структура маршрутизаторов, методы управления и арбитража потоками данных в сети. В общий состав СтнК также входят следующие компоненты: вычислительные узлы и внешняя периферия. Но их влиянием на работу сети на первоначальном этапе можно пренебречь, т.к. они не влияют на подсистему связи, а только генерируют данные, которые подсистема связи должна передать. Соединение 1Р-блоков СтнК с ее подсистемой связи происходит только на уровне маршрутизаторов сети.

Для анализа влияния принятых архитектурных решений на производительность проектируемой СтнК, требуется проводить моделирование. В зависимости от вида данных, которые необходимо получить, на этом этапе могут применяться различные виды моделирования: математическое, поведенческое. По

сравнению с высокоуровневым, этап низкоуровневого моделирования является одним из самых трудозатратных в проектировании, как в части описания модулей, так и в части получения результатов моделирования, что значительно больше по сравнению с высокоуровневым моделированием. Подготовка модели обычно заключается в разработке большого количества однотипного программного кода на языках описания аппаратуры, в ходе которого происходит описание поведения компонентов СтнК, а также задаются различные параметры модели. Ввиду ограниченности ресурсов ПЛИС не всегда возможно прототипирование СтнК с требуемым количеством узлов. Разделение исходной модели на несколько моделей меньшей сложности, которые исследуют отдельные компоненты СтнК, позволяет существенно сократить время получения результатов моделирования. Использование специализированных САПР для проектирования и моделирования СтнК позволяет снизить трудозатраты на разработку и моделирование СтнК. При этом такие САПР могут автоматизировать как весь цикл разработки, так и отдельные его части.

Значительный вклад в развитие теории проектирования СтнК сделали такие известные зарубежные ученые, как W.J. Dally [4-14], D. Deb [15-18], I.H. Wang [19-22]. Среди трудов отечественных исследователей можно выделить работы С.О. Быкова [23, 24], В.Н. Вараксина [25], Е.А. Кичина [26], А.С. Кожина [26-29], В.В. Корнеева [30, 31], В.О. Костенко [28, 32],

А.В. Лаврова [33], Э.А. Монаховой [34-44], Ю.А. Недбайло [45-47],

Н.Ю. Полякова [28, 32], Ю.Х. Сахина [25], В.В. Тихорского [26, 28],

С.Р. Тумковского [48], А.Ю. Романова [40-42, 48-62], Д.И. Шпагилева [27] и др.

Уже сейчас СтнК получили широкое распространение и применяются во многих проектах. Например, проекты таких компаний, как Intel [63, 64], в которых используются кольцевые соединения ядер в процессорах начиная с семейства Ivy Bridge [65], а также в процессорах Xeon 6-го поколения [66]; компания МЦСТ [67] использует для соединения вычислительных ядер и организации передачи данных между ними СтнК; фирма Tilera [68] внедряет технологии СтнК

в свои разработки больших многоядерных чипов. Также стоит выделить разработки фирмы Arteris [69], которая создает инструменты проектирования и внедрения СтнК для разработки устройств, что нашло применение в микросхемах процессоров фирм Qualcomm и Samsung. Одной из последних тенденций в области разработки процессоров является создание крупноразмерных чипов, например, процессора Cerebras Wafer Scale Engine [70], который содержит более 850.000 вычислительных ядер, соединенных с помощью подсистемы связи, основанной на топологии mesh, где использование СтнК является единственным решением, позволяющим обеспечивать необходимую скорость передачи данных между вычислительными ядрами. Также стоит упомянуть проект Esperanto Technologies, в рамках которого реализовано 1088 энергоэффективных 64-битных RISC-V ET-Minion векторных/тензорных ядер в чипе ET-SoC-1 [71].

Существуют также многочисленные академические научные группы [1, 68, 72], а количество исследований и публикаций по СтнК с каждым годом увеличивается. При этом следует отметить, что из-за новизны направления, большинство исследований разноплановые и не связанные между собой. Данная проблема поднимается в работе [73], в которой проводится обзор низкоуровневых моделей по критериям синтеза аппаратного описания, по исследуемым компонентам СтнК и выводится утверждение, что результаты моделирования с использованием различных моделей не согласованы между собой по форматам представления данных. Наблюдается недостаток специализированных САПР для разработки СтнК и низкоуровневого моделирования в частности. Данная проблема продемонстрирована в работе [74], в которой проводится анализ инструментов моделирования СтнК по различным критериям: языку реализации инструмента моделирования, возможности добавления сторонних компонентов, возможности генерировать RTL-описание, сложности работы с инструментом моделирования. Автором описан ряд проблем этих инструментов, которые усложняют их использование. Например, часто отсутствует стандартизация при вводе описания исследуемой системы, так что разработчикам требуется дополнительное обучение

для проектирования с использованием конкретного инструмента разработки. Часто для исследования проектируемой СтнК и оптимизации ее архитектуры требуется глубокая модификация исходного кода. Некоторые инструменты моделирования разработаны для одной области применения (например, только для описания потоков данных или логики управления). Это также является существенным недостатком, поскольку разработчикам необходимо использовать несколько инструментов и вручную адаптировать получаемые от них данные под свои задачи.

Связь работы с научными программами, планами, темами

Результаты диссертационной работы нашли применение в рамках грантов ЦФИ НИУ ВШЭ:

1. Синтез циркулянтных топологий для применения в сетях на кристалле (Рег. № НИОКТР АААА-А18-118051690145-1, 01.02.2018-29.12.2018);

2. Моделирование сетей на кристалле с подсистемой связи на основе циркулянтных топологий (Рег. № НИОКТР АААА-А19-119061490099-1, 01.02.2019-31.12.2019);

3. Разработка гибридной модели для проектирования и симуляции сетей на кристалле (Рег. № НИОКТР АААА-А20-120070390136-2, 03.02.2020-3131.12.2020);

4. Разработка алгоритмов маршрутизации в сетях на кристалле (Рег. № НИОКТР 121051100322-4, 01.02.2021-31.12.2021).

Результаты работы используются в рамках исследования по гранту РНФ:

1. Самоорганизация в сетях на кристалле: принципы, модели, алгоритмы маршрутизации, программы, производственные технологии (Соглашение № 22-29-00979).

Цель и задачи исследования. Целью исследования является уменьшение трудозатрат на подготовку низкоуровневой модели СтнК, сокращение времени моделирования, а также увеличение размеров исследуемой СтнК, за счет автоматизации процессов синтеза модели и анализа полученных результатов, путем разработки САПР для низкоуровневого моделирования СтнК.

Для достижения поставленной цели в работе решаются следующие задачи:

- Анализ принципов организации и работы низкоуровневых моделей СтнК, их типовых структур и решаемых задач;

- Разработка метода компьютерного моделирования, включающего в себя создание специализированных, предварительно настроенных на решение конкретных задач, низкоуровневых моделей СтнК, позволяющего выполнять раздельное моделирование и оценку ресурсов, занимаемых как подсистемой связи отдельно от остальных компонентов СтнК, так и сети в целом;

- Реализация универсального, т.е. требующего минимальной настройки, интерфейса для подключения компонентов СтнК к ее подсистеме связи для сокращения трудозатрат по модификации подключаемых компонентов, а также для согласования формата данных между подключаемым компонентом и подсистемой связи СтнК;

- Разработка метода редуцирования модели СтнК для исследования сетей с большим количеством узлов;

- Разработка специализированного транслятора кода алгоритмов маршрутизации СтнК с языка C# на HDL;

- Разработка методики автоматизированного сквозного проектирования СтнК, заключающейся в автоматической параметризации низкоуровневой модели, с целью согласования между собой результатов моделирования СтнК на всех этапах проектирования и автоматизации процесса моделирования;

- Разработка новой архитектуры САПР, которая отличается от существующих объединением процессов синтеза и анализа, применительно к области проектирования СтнК, за счет возможности автоматизированной параметрической модификации ядра модели и дальнейшего анализа полученных результатов в сравнении с описанием модели на ЯВУ;

- Разработка алгоритмического обеспечения САПР для синтеза комплексных низкоуровневых моделей подсистем связи СтнК под различные задачи

проектирования, с помощью разработки специализированного транслятора, а также автоматизации процесса генерации таких моделей;

- Разработка прикладного программного обеспечения, реализующего САПР, включающего информационное (база данных результатов моделирования), математическое (аппроксимационные модели предсказания результатов моделирования), лингвистическое (низкоуровневые модели на языке Уеп1о§), методическое (разработанные методики моделирования), техническое (действующий прототип на ПЛИС) и программное обеспечение (прикладное ПО САПР и вспомогательные утилиты) для разработки низкоуровневых моделей СтнК;

- Апробация предложенной методики автоматизированного сквозного проектирования СтнК на примере решения задач оценки влияния топологии, алгоритма маршрутизации и других параметров на работу СтнК в целом для проведения ее сравнительного анализа с классическим циклом низкоуровневого моделирования.

Объектом исследования являются сети на кристалле.

Предметом исследования является автоматизация низкоуровневого моделирования сетей на кристалле.

Методы исследования. В работе использованы методы низкоуровневого моделирования и имитационного моделирования; методы структурного и функционального программирования, статистической обработки, анализа и интерполяции данных.

Научная новизна полученных результатов:

- Разработан новый подход к низкоуровневому моделированию подсистемы связи СтнК, отличающий от известных тем, что производится раздельное моделирование компонентов СтнК, а также редуцирование вычислительных 1Р-узлов при комплексном моделировании СтнК, и который позволяет проводить оценку аппаратных затрат на реализацию СтнК на основе любых топологий и алгоритмов маршрутизации с количеством узлов до 200;

10

- Предложена новая методика синтеза низкоуровневых моделей СтнК, отличающаяся от известных тем, что в ней применяется автоматизированный параметрический синтез моделей СтнК под заданные требования на основе использования прототипа ядра низкоуровневой модели подсистемы связи СтнК, которая дала возможность ускорить процесс отладки работы подсистемы связи СтнК до 15 раз;

- Разработан новый метод редуцирования низкоуровневой модели СтнК за счет замещения вычислительных IP-блоков модулем генерации пакетов данных, что дало возможность проводить моделирование подсистемы связи СтнК с увеличенным количеством узлов в сети в 2,5 раза до 200 узлов. Обоснованность и достоверность научных положений, выводов и

рекомендаций, а также полученных результатов подтверждается корректностью постановки задачи и применяемых методов исследования, согласованностью результатов экспериментов с применением современных и широко апробированных средств проектирования и математического моделирования.

Достоверность также подтверждается апробацией основных результатов работы на протяжении ряда лет на многих всероссийских и международных конференциях и публикациями в общедоступных рецензируемых изданиях, индексируемых в международных и отечественных базах цитирования WoS, Scopus и РИНЦ.

Научная значимость работы состоит в том, что предложена новая низкоуровневая модель СтнК, которая позволяет производить раздельное моделирование основных компонентов подсистемы связи (топология сети, а также алгоритм маршрутизации). За счет модульной структуры, а также универсального интерфейса для подключения компонентов СтнК, предложенную модель можно дополнить необходимыми компонентами для моделирования СтнК в целом. Автоматизация процесса настройки модели позволяет уменьшить время моделирования, за счет сокращения времени, требуемого для ее настройки, а также за счет использования методов косимуляции для получения результатов 11

прототипирования модели. Замена вычислительных узлов СтнК на специализированный модуль позволяет производить моделирование подсистемы связи СтнК с большим количеством узлов, чем при использовании реальных вычислительных узлов на 60%. Применение методов сквозного проектирования в части подготовки конфигурационных файлов модели, а также выходных данных высокоуровневого моделирования, позволяем использовать их на уровне предложенной низкоуровневой модели.

Практическое значение полученных результатов заключается в том, что:

- На основе обзора и анализа литературных источников: обзора способов моделирования СтнК, типов моделей, их структуры и исследуемых ими характеристик, проведен анализ предметной области, что позволило сформулировать научную задачу диссертационного исследования;

- Разработана низкоуровневая модель подсистемы связи СтнК, которая дала возможность проводить моделирование передачи данных в СтнК с увеличенным количеством узлов до 200;

- Разработан универсальный интерфейс связи, который дает возможность подключать любые компоненты СтнК, упростить процесс согласования данных между ними и подсистемой связи СтнК за счет устранения необходимости модификации описания этих элементов;

- С учетом особенностей структуры описания компонентов подсистемы связи СтнК разработан транслятор для перевода высокоуровневых описаний специализированных алгоритмов в низкоуровневое представление (на HDL), что позволило проводить сравнительный анализ влияния различных топологий алгоритмов маршрутизации, описанных на языках высокого уровня, на функционирование подсистемы связи СтнК, описанной низкоуровневой моделью;

- На основе разработанного подхода к раздельному моделированию компонентов СтнК в рамках созданной САПР реализована возможность прототипирования подсистемы связи отдельно от

остальных компонентов СтнК, за счет чего удалось ускорить процесс отладки работы подсистемы связи до 15 раз.

Личный вклад соискателя

Основные положения и результаты диссертационной работы получены соискателем самостоятельно и опубликованы в работах [41, 42, 49-52, 75-79]. Вклад соискателя в работах, опубликованных в соавторстве, приведен ниже.

В работе [41] соискателем проведено прототипирование на ПЛИС разработанного алгоритма маршрутизации СтнК с топологией C(N; 1,s2,s3), а также проведена оценка занимаемых ресурсов чипа.

В работе [50] соискателем проведен анализ подходов к синтезу СтнК, выявлены задачи, которые необходимо решить при синтезе. Показана теоретическая зависимость требуемого для синтеза количества ресурсов в зависимости от выбора топологии подсистемы связи.

В работе [76] соискателем проведено прототипирование СтнК из 4-х и 10-ти вычислительных узлов на основе процессорного ядра schoolMIPS, с использованием в качестве топологии подсистемы связи топологии mesh.

В работе [51] соискателем проведена модификация высокоуровневой модели СтнК BookSim, в результате которой появилась возможность проводить высокоуровневое моделирование циркулянтных топологий подсистемы связи СтнК.

В работе [75] соискателем проведено прототипирование на ПЛИС разработанного алгоритма маршрутизации СтнК с топологий мультипликативный циркулянт, а также проведена оценка занимаемых ресурсов чипа разработанной подсистемой связи.

В работе [77] соискателем проведена разработка параметризируемой СтнК на основе маршрутизатора типа wormhole c подсистемой связи на основе топологий mesh, torus, а также циркулянт.

В работе [49] соискателем проведено прототипирование на ПЛИС разработанного алгоритма маршрутизации СтнК с топологией C(N; D,D + 1), а

13

также проведена оценка занимаемых ресурсов подсистемы связи предложенного алгоритма с алгоритмами маршрутизации для циркулянтных топологий с аналогичным количеством узлов.

В работе [42] соискателем проведено прототипирование на ПЛИС разработанного алгоритма маршрутизации СтнК с топологией C(N; D,D + 1), а также проведено сравнение используемых ресурсов чипа с другими алгоритмами, для данного типа циркулянтных топологий.

В работе [52] соискателем проведена интерпретация результатов работы высокоуровневой модели NoCModel 2.0, в который была добавлена возможность проводить моделирование циркулянтной топологии. Также была проведена апробация измененной модели на примере исследования топологий mesh и циркулянт.

В работе [79] соискателем была предложена низкоуровневая модель подсистемы связи HDLNoCGen для автоматической параметризованной генерации СтнК. Также была проведена апробация модели на примере сравнения использования ресурсов чипа различными алгоритмами маршрутизации.

В работе [78] соискателем для предложенной низкоуровневой модели подсистемы связи HDLNoCGen была изучена избыточность, вносимая в модель подсистемы связи, оценена ее величина. Также был показан прирост скорости моделирования в сравнении с регистровым моделированием с использованием ModelSim.

Структура диссертации

Диссертация состоит из введения, 5 глав, заключения, списка использованных источников из 151 наименования. Общий объем диссертации составляет 96 страниц, из которых - 79 страниц основного текста (20 рисунков и 2 таблицы), список использованных источников на 17 страницах.

Глава 1 Анализ принципов моделирования сетей на кристалле

Разработка и СтнК является важной научно-технической задачей. Хотя само это направление появилось сравнительно недавно, значительное количество публикаций по данной тематике (рисунок 1) и их представленность в высокоцитируемых международных журналах (рисунок 2) свидетельствует о высоком внимании научного сообщества и инженеров к данной теме, а также тому, что множество задач в ней еще не решены.

Б00 -

550500-Го 450-s 400-

Ю

>. 350-

с

О 300-со

(J 250 -C1J

^ 200-О 150100500% % X X X X X X X X % % X % X X X X X X X X X

Год

Рисунок 1. Статистика публикаций в системе WoS по ключевому слову «networks-

on-chip»

Рисунок 2. Распределение количества публикаций с ключевым словом «networks-

on-chip» в журналах, индексируемых в WoS

1.1 Структура сети на кристалле

СтнК представляет собой сложную систему с окончательно недетерминированной структурой. В зависимости от выполняемых задач СтнК может содержать в своей структуре большое количество различных компонентов. При этом существуют базовые элементы, без которых СтнК не может быть реализована. Базовая структура СтнК приведена на рисунке 3.

Рисунок 3. Базовая структура СтнК В состав СтнК обязательно входят следующие компоненты: вычислительные 1Р-блоки (1Р), маршрутизаторы (М), топология (Т), определяющая как компоненты сети связаны между собой.

К каждому вычислительному 1Р-блоку подключен маршрутизатор через специальный интерфейс связи (ИС). 1Р-блок генерирует данные, передает их в маршрутизатор, который обеспечивает корректную передачу данных в 1Р-блок адресата. Маршрутизатор по своей сути представляет собой конечный автомат, структура которого приведена на рисунке 4.

Входной поот 1

/ > ->I I I Н* -> -> > I I I I ъ г 1 Управление соединениями

— N /

Г II м^ —\ 1— -

I —>■

Входной порт N V

Рисунок 4. Общая структура маршрутизатора в СтнК У маршрутизатора имеется набор входных и выходных портов, которые, в зависимости от реализации, могут быть не только физическими, но и иметь виртуальные каналы. На основе заложенного в маршрутизатор алгоритма маршрутизации он разбивает принимаемые данные от вычислительного 1Р-блока на пакеты данных. Каждый пакет данных дополняется вспомогательной информацией, требуемой для корректной работы алгоритма (в общем случае - это указание адресата данных). Затем происходит вычисление выходного порта маршрутизатора, в который нужно перенаправить пакет данных, чтобы он следовал по рассчитанному пути. Таким образом происходит управление соединением входного и выходного портов в маршрутизаторе.

Все маршрутизаторы объединены между собой структурой связей, реализующих топологию сети. В общем случае топология СтнК представляет собой неориентированный связный граф, состоящий из вершин - маршрутизаторов и ребер - физических линий связи между ними. Основными характеристиками топологии являются:

- количество вершин маршрутизаторов;

- количество ребер - физических соединений между маршрутизаторами;

- степень вершины - количество ребер, исходящих из нее;

- диаметр графа - максимум среди минимальных расстояний между любыми двумя вершинами;

- среднее расстояние среди наиболее коротких путей между всеми узлами графа.

Чем меньше количество вершин, тем меньше ресурсные затраты, а чем меньше среднее расстояние между узлами и диаметр графа, тем быстрее пакеты достигают цели [49].

1.2 Сетевая модель сети на кристалле и этапы ее разработки

Для сетей передачи данных между устройствами, к которым относятся сети Ethernet, беспроводные локальные сети (WLAN) и другие аналогичные системы, для обобщения представления средств сетевого взаимодействия используется модель OSI [81], в которой представлены различные уровни и протоколы взаимодействия систем от аппаратного уровня реализации технологии, до программных уровней описания протоколов и структур данных. Первые два уровня модели OSI положены в основу стандарта Ethernet [82] и WLAN [83]. Так как СтнК концептуально является сетью для передачи данных, реализованной внутри чипа для организации передачи данных между вычислительными IP-блоками и другими компонентами СтнК, можно провести сопоставление структуры СтнК и решаемых ее компонентами задач с сетевой моделью OSI (рисунок 5).

Уровень OSI Компоненты СтнК

7 Прикладной

6 Представление данных

5 Сеансовый

4 Транспортный

3 Сетевой

2 Канальный

1 Физический

Вычислительный IP-блок

Подсистема связи СтнК

Топология сети

Маршрутизатор

Логическая маршрутизация

Физическая маршрутизация

Рисунок 5. Модель OSI в СтнК

Прикладной уровень, уровень представления данных и сеансовый уровень реализуются вычислительным 1Р-блоком, который формирует данные для передачи по сети и указывает 1Р-блок назначения, куда необходимо передать эти данные. В отличие от классических сетей передачи данных, где, в соответствии моделью ОБ1, в задачи транспортного уровня входит обеспечение надежной передачи пакетов данных между элементами сети и реализация протоколов передачи данных [84, 85], в СтнК транспортный уровень обеспечивает согласование структур данных между вычислительным 1Р-блоком и подсистемой связи. Остальные уровни модели ОБ1 реализуются подсистемой связи СтнК, которая принимает данные от 1Р-блока, преобразует их в формат, пригодный для передачи между маршрутизаторами в сети с заранее определенной топологией, передает по рассчитанному маршрутизатором пути и, по достижении целевого узла, производит обратное преобразование для передачи в 1Р-блок.

Список литературы диссертационного исследования кандидат наук Лежнев Евгений Владимирович, 2022 год

Список литературы

1. Nychis, G. Next generation on-chip networks: What kind of congestion control do we need? / G. Nychis, C. Fallin, T. Moscibroda // Proc. 9th ACM SIGCOMM Work. Hot Top. Networks. - 2010. - P. 1-5.

2. Paul, J. Resource-awareness on heterogeneous MPSoCs for image processing / J. Paul, W. Stechele, B. Oechslein // Journal of System Architecture. - 2015. -Vol. 61. - No. 10. - P. 668-680.

3. Abdelfattah, M. S. Design and Applications for Embedded Networks-on-Chip on FPGAs. / M.S. Abdelfattah, A. Bitar, V. Betz // IEEE Trans. Comput. - 2017. -Vol. 66. - No. 6. - P. 1008-1021.

4. Dally, W. J. Principles and Practices of Interconnection Networks / W.J. Dally, B. P. Towles. - Elsevier, 2004. - 550 p.

5. Zimmer, B. A 0.32-128 TOPS, Scalable Multi-Chip-Module-Based Deep Neural Network Inference Accelerator with Ground-Referenced Signaling in 16 nm / B. Zimmer, P. Raina, S.G. Tell // IEEE J. Solid-State Circuits. - 2020. - Vol. 55. -No. 4. - P. 920-932.

6. Owens, J.D. Research challenges for on-chip interconnection networks / J.D. Owens, W.J. Dally, R. Ho // IEEE Micro. - 2007. - Vol. 27. - No. 5. - P. 96108.

7. Dally, W.J. Hardware-Enabled Artificial Intelligence / W.J. Dally, C.T. Gray, J. Poulton // IEEE Symp. VLSI Circuits, Dig. Tech. Pap. - 2018. - P. 3-6.

8. Harting, R.C. On-chip active messages for speed, scalability, and efficiency / R.C. Harting, W.J. Dally // IEEE Trans. Parallel Distrib. Syst. - 2015. - Vol. 26. -No. 2. - P. 507-515.

9. Michelogiannakis, G. Elastic buffer flow control for on-chip networks / G. Michelogiannakis, W.J. Dally // IEEE Trans. Comput. - 2013. - Vol. 62. -No. 2. - P. 295-309.

10. Becker, D.U. Adaptive Backpressure: Efficient buffer management for on-chip networks / D.U. Becker, N. Jiang, G. Michelogiannakis // Proc. IEEE Int. Conf. Comput. Des. VLSI Comput. Process. - 2012. - P. 419-426.

11. Harting, R.C. The utility of fast active messages on many-core chips: Efficient supercomputing project / R.C. Harting, V. Parikh, W.J. Dally // 2011 IEEE Hot Chips 23 Symp. HCS. - 2011. - P. 1-1.

12. Kim, J. Efficient topologies for large-scale cluster networks / J. Kim, W.J. Dally, D. Abts // 2010 Conf. Opt. Fiber Commun. Collocated Natl. Fiber Opt. Eng. Conf. OFC/NFOEC. - 2010. - P. 1-3.

13. Michelogiannakis, G. Router designs for elastic buffer on-chip networks / G. Michelogiannakis, W.J. Dally, // Proc. Conf. High Perform. Comput. Networking, Storage Anal. SC '09. - 2009. - P. 1-10.

14. Kim, J. Flattened butterfly topology for on-chip networks / J. Kim, J. Balfour, W.J. Dally // Proc. Annu. Int. Symp. Microarchitecture, MICRO. - 2007. - P. 172182.

15. Deb, D. ECAP: Energy-efficient caching for prefetch blocks in tiled chip multiprocessors / D. Deb, J. Jose, M. Palesi // IET Comput. Digit. Tech. - 2019. -Vol. 13. - No. 6. -P. 417-428.

16. Deb, D. Cost effective routing techniques in 2D mesh NoC using on-chip transmission lines / D. Deb, J. Jose, S. Das // Journal of Parallel Distrib. Comput. -2019. - Vol. 123. - P. 118-129.

17. Deb, D. COPE: Reducing cache pollution and network contention by inter-tile coordinated prefetching in NoC-based MPSoCs / D. Deb, J. Jose, M. Palesi // ACM Trans. Des. Autom. Electron. Syst. - 2021. - Vol. 26. - No. 3. - P. 1-31.

18. Deb, D. FlitZip: Effective Packet Compression for NoC in MultiProcessor System-on-Chip / D. Deb, M.K. Rohith, J. Jose // IEEE Trans. Parallel Distrib. Syst. - 2022. - Vol. 33. - No. 1. - P. 117-128.

19. Stojmenovic, I. Multiplicative circulant networks topological properties and communication algorithms / I. Stojmenovic // Discret. Appl. Math. - 1997. -Vol. 77. - No. 3. - P. 281-305.

20. Soteriou, V. A system-level roadmapping toolchain for on-chip interconnection networks / V. Soteriou, N. Eisley, H. Wang // IEEE Trans. Very Large Scale Integr. Syst. - 2007. - Vol. 15. - No. 8. - P. 855-868.

21. Wang, H.S. A power model for routers: Modeling alpha 21364 and InfiniBand routers / H.S. Wang, L.S. Peh, S. Malik // IEEE Micro. - 2003. - Vol. 23. - No. 1. -P. 26-35.

22. Qin, W .Design tools for application specific embedded processors / W. Qin, S. Rajagopalan, M. Vachharajani // Lect. Notes Comput. Sci. (Including Subser. Lect. Notes Artif. Intell. Lect. Notes Bioinformatics). - 2002. - Vol. 249. - P. 319333.

23. Parnevich, P.V. The approaches to reduction power consumption in integrated circuits / P.V. Parnevich, S.O. Bykov, S.G. Mosin // Proc. Int. Conf. Mod. Probl. Radio Eng. Telecommun. Comput. Sci. - 2012. - P. 536-536.

24. Bykov, S.O. An automated technique for design of custom Network-on-Chip topologies / S.O. Bykov, S.G. Mosin // Proc. 2015 IEEE East-West Des. Test Symp. EWDTS. - 2015. - P. 1-5.

25. Вараксин, Н.В. Оптимизация межпроцессорного протокола когерентности с помощью справочника микропроцессора «Эльбрус-4С+» / Н.В. Вараксин, М.В. Исаев, Ю.Х. Сахин // Вопросы радиоэлектроники серия ЭВТ. - 2013. -№ 4 (3). - С. 14-26.

26. Кичин, Е.А. Разработка алгоритма адресации в сети-на-кристалле для перспективных микропроцессоров с архитектурой «Эльбрус» / Е.А. Кичин, Е.С. Кожин, А.С. Кожин // Труды 63-й Всероссийской научной конференции МФТИ. - 2020. - № 78. - С. 16-17.

27. Кожин, А.С. Исследование топологий сетей на кристалле многоядерных процессоров с архитектурой «ЭЛЬБРУС» / А.С. Кожин, Е.С. Кожин, Д. Шпагилев // Электроника, наука, технология, бизнес. - 2020. - №2 198 (7). -С. 132-136.

28. Альфонсо, Д.М. Микроархитектура восьмиядерного микропроцессора Эльбрус-8С / Д.М. Альфонсо, Р.В. Деменко, А.С. Кожин // Вопросы радиоэлектроники, серия «Электронная вычислительная техника». - 2016. -№ 3. - С. 6-13.

29. Деменко, Р.В. Автоматизация построения моделей коммутационных систем, связывающих компоненты многоядерного микропроцессора / Р.В. Деменко,

A.С. Кожин // 58-я Научная конференция МФТИ. - 2015. - С. 34-36.

30. Elizarov, G.S. Main Trends in Development of Special-Purpose Manycore Processors / G.S. Elizarov, V.V. Korneev, I.E. Tarasov // Proc. Univ. Electron. -2018. - Vol. 23. - No. 2. - P. 161-172.

31. Левин, В.К. Коммуникационная сеть мвс-экспресс / В.К. Левин, Б.Н. Четвертушкин, В.С. Горбунов // Параллельные вычисления и задачи управления PACO. - 2012. - № 3. - С. 52-69.

32. Исаев, М.В. Проблемы интеграции универсальных ядер архитектуры «Эльбрус» и DSP-кластера в составе системы на кристалле / М.В. Исаев,

B.О. Костенко, Н.Ю. Поляков // Вопросы радиоэлектроники, сер. ЭВТ. - 2010. - № 3 (3). - С. 70-81.

33. Лавров, А.В. Разработка контроллера обмена между процессорным ядром и общим кэшем третьего уровня для микропроцессора «Эльбрус-4С+» / А.В. Лавров // Сборник трудов 55-я научная конференция МФТИ. - 2012. -

C. 64-65.

34. Монахова, Э.А. Структурные и коммуникативные свойства циркулянтных сетей / Э.А. Монахова // Прикладная дискретная математика. - 2011. -№ 3 (13). - С. 92-115.

35. Монахова, Э.А. Мультипликативные циркулянтные сети / Э.А. Монахова // Дискретный анализ и исследование операций. - 2010. - № 17. - С. 56-66.

36. Monakhova, E.A. A Survey on Undirected Circulant Graphs / E.A. Monakhova // Discret. Math. Algorithms Appl. World Sci. Publ. Co. - 2012. - Vol. 4. - No. 1. -P. 1250002.

37. Монахова, Э.А. О некоторых характеристиках циркулянтных и тороидальных структур вычислительных систем / Э.А. Монахова, О.Г. Монахов // Вестник СибГУТИ. - 2013. - № 3. - С. 63-69.

38. Монахова, Э.А . Эволюционный синтез семейств оптимальных двумерных циркулянтных сетей / Э.А. Монахова, О.Г. Монахов // Вестник СибГУТИ. -2014. - № 2. - С. 72-82.

39. Монахова, Э.А. Об аналитическом описании двумерных диофантовых структур однородных вычислительных систем / Э.А. Монахова // Вычислительные системы. Вопросы теории и построения ВС. - 1981. -№ 3 (13). - С. 92-115.

40. Романов, А.Ю. Проектирование сетей на кристалле с топологией кольцевой циркулянт с тремя образующими: разработка алгоритмов маршрутизации / А.Ю. Романов, Е.А. Ведмидь, Э.А. Монахова // Информационные технологии. - 2019. - № 25 (9). - С. 522-530.

41. Monakhova, E.A. Analytical Routing Algorithm for Networks-on-Chip with the Three-dimensional Circulant Topology / E.A. Monakhova, O.G. Monakhov, A.Y. Romanov, E.V. Lezhnev // Moscow Workshop on Electronic,Networking Technologies (MWENT). - 2020. - P. 1-6.

42. Monakhova, E.A. Shortest Path Search Algorithm in Optimal Two-Dimensional Circulant Networks: Implementation for Networks-on-Chip / E.A. Monakhova, A.Y. Romanov, E.V. Lezhnev // IEEE Access. - 2020. - Vol. 8. -P. 215010-215019.

43. Монахов, О.Г. Улучшение характеристик класса регулярных сетей с помощью алгоритма эволюционного синтеза / О.Г. Монахов, Э.А. Монахова // Наука и образование научное издание МГТУ им. Н.Э. Баумана. - 2014. -№ 10. - С. 273-283.

44. Monakhova, E.A. On the analytical description of the optimal two-dimensional Diophantine structures of homogeneous computing systems / E.A. Monakhova // Comput. Syst. Quest. Theory Constr. Comput. Syst. - 1981. - Vol. 90. - P. 81-91.

45. Недбайло, Ю.А. Проблемы масштабирования производительности подсистемы памяти многоядерного микропроцессора и методы их решения / Ю.А. Недбайло // Вопросы радиоэлектроники. - 2018. - № 2. - С. 23-31.

46. Недбайло, Ю.А. Разработка сети на кристалле перспективных микропроцессоров серии Эльбрус / Ю.А. Недбайло // Тезисы 58-й научной конференции МФТИ. - 2015. - С. 1-2.

47. Недбайло, Ю.А. Проблема организации межсоединений в многоядерных СнК серии Эльбрус / Ю.А. Недбайло // Труды 56-й научно конференции МФТИ. - 2013. - С. 69-70.

48. Романов, А.Ю. Моделирование сетей на кристалле на основе регулярных и квазиоптимальных топологий с помощью симулятора OCNS / А.Ю. Романов, С.Р. Тумковский, Г.А. Иванова // Вестник Рязанского государственного радиотехнического университета. - 2015. - № 2 (52). -С. 56-88.

49. Romanov, A.Y. Development of routing algorithms in networks-on-chip based on two-dimensional optimal circulant topologies / A.Y. Romanov, E.V. Lezhnev, A.Y. Glukhikh, A.A. Amerikanov // Heliyon. - 2020. - Vol. 6. - No. 1. -P. e03183.

50. Romanov, A.Y. Analysis of Approaches for Synthesis of Networks-on-chip by Using Circulant Topologies / A.Y. Romanov, A.A. Amerikanov, E.V. Lezhnev // J. Phys. Conf. Ser. - 2018. - Vol. 1050. - No. 1. - P. 012071.

51. Romanov, A.Y. Modification of the BookSim simulator for modeling networks-on-chip based on two-dimensional circulant topologies / A.Y. Romanov, E.V. Lezhnev, A.A. Amerikanov // Proc. 6th Inter. Conf. Actual Problems of System and Software Engineering (APSSE). - 2019. - Vol. 2514. - P. 182-192.

52. Prilepko, P.M. Modification of a High-Level NoCModel 2.0 for Modeling Networks-on-Chip with Circulant Topologies / P.M. Prilepko, A.Y. Romanov, E.V. Lezhnev // Probl. Adv. micro- Nanoelectron. Syst. Dev. - 2020. - P. 23-30.

53. Romanov, A.Y. Simulation and synthesis of networks-on-chip by using NoCSimp HDL library / A.Y. Romanov, A.D. Ivannikov, I.I. Romanova // IEEE 36th International Conference on Electronics and Nanotechnology (ELNANO). -2016. - P. 300-303.

54. Romanov, A.Y. SystemC Language Usage as the Alternative to the HDL and Highlevel Modeling for NoC Simulation / A.Y. Romanov, A.D. Ivannikov // Int. J. Embed. Real-Time Commun. Syst. - 2018. - Vol. 9. - No. 2. - P. 18-31.

55. Romanov, A.Y. Development of a Universal Adaptive Fast Algorithm for the Synthesis of Circulant Topologies for Networks-on-Chip Implementations / A.Y. Romanov, I.I. Romanova, A.Y. Glukhikh // IEEE 38th International Scientific Conference on Electronics and Nanotechnology, ELNANO. - 2018. - P. 110-115.

56. Shchegoleva, M.A. Routing in Networks on Chip with Multiplicative Circulant Topology / M.A. Shchegoleva, A.Y. Romanov, E.V. Lezhnev, A.A. Amerikanov // Journal of Physics: Conference Series. - 2019. - Vol. 1163. - No. 1. - P. 119-124.

57. Романов, А.Ю. Исследование сетей на кристалле с топологией mesh с помощью модели NoCTweak / А.Ю. Романов // Информационные технологии.

- 2016. - № 22 (7). - С. 498-503.

58. Лысенко, А.Н. Ресурсоэффективный роутер для многопроцессорной сети на чипе / А.Н. Лысенко, А.Ю. Романов // Вестник НТУ «ХПИ» Сборник научных трудов. Тематический выпуск Информатика и моделирование. - 2011. - №2 17.

- С. 86-92.

59. Romanov, O. The comparative analysis of the efficiency of regular and pseudooptimal topologies of networks-on-chip based on Netmaker / O. Romanov, O. Lysenko // Mediterranean Conference on Embedded Computing, MECO. -2012. - P. 13-16.

60. Romanov, A.Y. Routing in Networks-on-Chip with Circulant Topology with Three Generatrices of Type C(N;S1,S2,S3) / A.Y. Romanov, M.V. Sidorenko, E.V. Lezhnev // Proceedings - 2019 International Russian Automation Conference, RusAutoCon. - 2019. - P. 1-6.

61. Romanov, A.Y. Optimal Circulants Dataset [Электронный ресурс]. - Режим доступа: https://github.com/RomeoMe5/circulantGraphs/.

62. Romanov, A.Y. PGNoC - SystemVerilog Network-on-Chip Model [Электронный ресурс]. - Режим доступа: https://github.com/Aozavyalov/PGNoC/.

63. Intel Research Advances "Era Of Tera" [Электронный ресурс]. - Режим доступа: https://www.intel.com/pressroom/archive/releases/2007/20070204comp. htm.

64. Applying the Benefits of Network on a Chip Architecture to FPGA System Design [Электронный ресурс]. - Режим доступа: https: //www.intel .es/content/dam/www/pro grammable/us/en/pdfs/literature/wp/wp -01149-noc-qsys.pdf.

65. An Introduction to the Intel ® QuickPath Interconnect [Электронный ресурс]. -Режим доступа: http://www.intel.com/products/processor number/.

66. Intel® Xeon® Processor Scalable Family Technical Overview [Электронный ресурс]. - Режим доступа: https: //www.intel .com/content/www/us/en/developer/ articles/technical/xeon-processor-scalable-family-technical-overview.html.

67. Недбайло, Ю.А. Разработка сети на кристалле для перспективных многоядерных микропроцессоров / Ю.А. Недбайло // Труды МФТИ. - 2017. -№17 (2). - С. 151-163.

68. Multicore Processor [Электронный ресурс]. - Режим доступа: www.mellanox.com.

69. Arteris IP Products [Электронный ресурс]. - Режим доступа: https: //www. arteris. com/products.

70. Cerebras Wafer Scale Engine: An Introduction [Электронный ресурс]. - Режим доступа: https://www.cerebras.net/blog/introducing-cerebras-systems/.

71. Ditzel, D. Accelerating ML Recommendation with over a Thousand RISC-V/Tensor Processors on Esperanto's ET-SoC-1 Chip / D. Ditzen, R. Espasa, N. Aymerich // 2021 IEEE Hot Chips 33 Symposium (HCS). - 2021. - P. 1-23.

72. Daya, B.K. SCORPIO: A 36-Core Research Chip Demonstrating Snoopy Coherence on a Scalable Mesh NoC with In-Network Ordering / B.K. Daya, C-H.O. Chen, S. Subramanian // ACM/IEEE 41st International Symposium on Computer Architecture (ISCA). - 2014. - P. 25-36.

73. Ben, A. A Survey of Network-On-Chip Tools / A. Ben, S. Ben // Int. J. Adv. Comput. Sci. Appl. - 2013. - Vol. 4. - No. 9. - P. 61-67.

74. Meeus, W. An overview of today's high-level synthesis tools / W. Meeus, K. Van Beeck, T. Goedeme // Des. Autom. Embed. Syst. - 2012. - Vol. 16. - No. 3 - P. 31-51.

75. Щеголева, М.А. Разработка алгоритма маршрутизации в сетях на кристалле с топологией мультипликативный циркулянт / М.А. Щеголева, А.Ю. Романов // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018). - 2018. - № 3. - С. 119-125.

76. Ryazanova, E.A. Development of multiprocessor system-on-chip based on soft processor cores schoolMIPS / A.E. Ryazanova, A.A. Amerikanov, E.V. Lezhnev // J. Phys. Conf. Ser. - 2019. - Vol. 1163. - No. 1. - P. 012026.

77. Завьялов, А.О. Разработка HDL модели сети на кристалле на основе маршрутизатора с одной очередью / А.О. Завьялов, Е.В. Лежнев // Межвузовская научно-техническая конференция студентов, аспирантов и молодых специалистов им Е.А. Арменского. - 2019. - С. 95-96.

78. Lezhnev, E.V. Automation of Low-Level Modeling of Networks-on-Chip / E.V. Lezhnev // Probl. Adv. micro- Nanoelectron. Syst. Dev. - 2021. - P. 46-50. 88

79. Lezhnev, E.V. Development of Automation System for HDL Modeling of the Communication Subsystem for Networks-on-Chip / E.V. Lezhnev // Proc. - 2021 Int. Russ. Autom. Conf. RusAutoCon. - 2021. - P. 780-784.

80. Lezhnev, E.V. HDLNoCGen: Verilog Code Generator of Communication Subsystem for Networks-on-Chip [Электронный ресурс]. - Режим доступа: https://github.com/evgenii-lezhnev/HDLNoCGen.

81. ISO - ISO/IEC 7498-1:1994. Open Systems Interconnection - Basic Reference Model [Электронный ресурс]. - Режим доступа: https : //www.iso.org/standard/20269. html.

82. IEEE 802.3-2022. IEEE Standard for Ethernet [Электронный ресурс]. - Режим доступа: https : //standards .ieee. org/ieee/802.3/10422/.

83. IEEE 802.11-2020. IEEE Standard for Information Technology -Telecommunications and Information Exchange between Systems - Local and Metropolitan Area Networks - Specific Requirements - Part 11 : Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) Specifications. [Электронный ресурс]. - Режим доступа: https://standards.ieee.org/ieee/802.11/7028/.

84. Pokhrel, S. Towards Ultra Reliable Low Latency Multipath TCP for Connected Autonomous Vehicles / S. Pokhrel, N. Kumar, A. Walid // IEEE Trans. Veh. Technol. - 2021. - Vol. 70. - No. 8. - P. 8175-8185.

85. Mkongwa, K.G. Reliable Data Transmission Mechanism in Coexisting IEEE 802.15.4 Beacon Enabled Wireless Body Area Networks / K.G. Mkongwa, C. Zhang, A.C. Pogaku // 10th Int. Conf. Inf. Autom. Sustain. ICIAfS. - 2021. -P. 483-488.

86. Sherwani, N.A. Algorithms for VLSI Physical Design Automation / N.A. Sherwani. - 1993. - 488 p.

87. Hartson, R. Bottom-up versus top-down design / R. Hartson, P. Pyla // The UX Book Boston MA USA:Morgan Kaufmann. - 2019. - P. 279-291.

88. Morin, J.P. A Practical Approach to Top/Down Analog Circuit Design / J.P. Morin, F. Lemery, E. Nercessian // ESSCIRC '93 Ninet. Eur. Solid-State Circuits Conf. -2022. - P. 49-52.

89. Kundert, K.S. The Designer's Guide to Verilog-AMS / K.S. Kundert, O. Zinke. -Springer, 2004. - 270 p.

90. Kurapati, S.N. Specification-driven functional verification with Verilog PLI & VPI and SystemVerilog DPI / S.N. Kurapati. - 2007. - 83 p.

91. Siwakoti, Y.P. Design of FPGA-controlled power electronics and drives using MATLAB Simulink / Y.P. Siwakoti, G.E. Town // IEEE ECCE Asia Downunder -5th IEEE Annu. Int. Energy Convers. Congr. Exhib. - 2003. - P. 571-577.

92. Nane, R. A Survey,Evaluation of FPGA High-Level Synthesis Tools / R. Nane, V.M. Sima, C. Pilato // IEEE Trans. Comput. Des. Integr. Circuits Syst. - 2016. -Vol. 35. - No. 10. - P. 1591-1604.

93. Jiang, N. BookSim 2.0 User's Guide / N. Jiang, G. Michelogiannakis, D. Becker. -2013. - 24 p.

94. Phan, H.P. Power consumption estimation using VN0C2.0 simulator for a fuzzy-logic based low power Network-on-Chip / H.P. Phan, X.T. Tran, T. Yoneda // IEEE International Conference on IC Design and Technology, ICICDT. - 2017. -P. 1-4.

95. Catania, V. Cycle-accurate network on chip simulation with Noxim / V. Catania, A. Mineo, S. Monteleone // ACM Trans. Model. Comput. Simul. - 2016. - Vol. 27. - No. 1. - P. 1-25.

96. Tran, A. Noctweak: A highly parameterizable simulator for early exploration of performance and energy of networks on-chip / A. Tran, B. Baas // Technical Report VLSI Computation Lab, ECE Department, UC Davis, 2012. - 12 p.

97. Lu, Z. NNSE: Nostrum network-on-chip simulation environment / Z. Lu, R. Thid, M. Millberg // Swedish System-on-Chip Conference (SSoCC). - 2005. - P. 1-4.

98. Hu, J. Energy-aware mapping for tile-based NoC architectures under performance constraints / J. Hu, R. Marculescu // Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC. - 2003. - Vol. 2003. - P. 233-239.

99. Ababei, C. Energy and reliability oriented mapping for regular networks-on-chip / C. Ababei, H.S. Kia, O.P. Yadav // NOCS 2011: The 5th ACM/IEEE International Symposium on Networks-on-Chip. - 2011. - P. 121-128.

100. Mota, R.G. Efficient routing table minimization for fault-tolerant irregular Network-on-Chip / R.G. Mota, J. Silveira, J. Silveira // IEEE International Conference on Electronics, Circuits and Systems, ICECS. - 2016. - P. 632-635.

101. Phoenix NoC-Verilog [Электронный ресурс]. - Режим доступа: https://github.com/peterfalcao/NoCPhoenixVerilog.

102. Synthesizable Network-on-Chip (NoC) with Link Aggregation (LAG) [Электронный ресурс]. - Режим доступа: https://github.com/KorotkiyEugene/LAG sv sim predef traffic predef links.

103. Pages Sortting based on Network on board [Электронный ресурс]. - Режим доступа: https: //github .com/NoPointExc/PageRank-Sort.

104. Gries, M. The Mescal Architecture Development System (Tipi) / M. Gries, S. Weber, C. Brooks // Electronics Research Laboratory University of California at Berkley UCB/ERL Technical Memorandum. - 2003. - 37 p.

105. Chen, X. Speedup analysis of data-parallel applications on multi-core NoCs / X. Chen, Z. Lu, A. Jantsch // ASICON 2009 - Proc. 2009 8th IEEE Int. Conf. ASIC. - 2009. - P. 105-108.

106. Kourdy, R. Using the NS-2 network simulator for evaluating multi protocol label switching in Network-on-chip / R. Kourdy, S. Yazdanpanah, M.R.N. Rad // 2nd International Conference on Computer Research and Development, ICCRD. -2010. - P. 795-799.

107. Choudhary, N. NIRGAM: A Simulator for NoC Interconnect Routing and Applications' Modeling / N. Choudhary, L. Jain, M. Ahmed // Workshop on Diagnostic Services in Network-on-Chips, DATE. - 2007. - P. 16-20.

108. Duan, X. A multiphase routing scheme in irregular mesh-based NoCs / X. Duan , Y. Li // Proceedings - 2011 4th International Symposium on Parallel Architectures, Algorithms and Programming, PAAP. - 2011. - P. 277-280.

109. Bertozzi, D. NoC synthesis flow for customized domain specific multiprocessor systems-on-chip / D. Bertozzi, A. Jalabert, S. Murali // IEEE Trans. Parallel Distrib. Syst. - 2005. - Vol. 16. - No. 2. - P. 113-129.

110. Goossens, K. ethereal network on chip: Concepts, architectures, and implementations / K. Goossens, J. Dielissen, A. Radulescu // IEEE Des. Test Comput. - 2005. - Vol. 22. - No. 5. - P. 414-421.

111. Sigüenza-Tortosa, D. VHDL-based simulation environment for Proteo NoC / D. Sigüenza-Tortosa, J. Nurmi // Proceedings - IEEE International High-Level Design Validation and Test Workshop, HLDVT. - 2002. - Vol. 2002. - P. 1-6.

112. Genko, N. Feature-NoC emulation: a tool and design flow for MPSoC / N. Genko, D. Atienza, G. De Micheli // IEEE Circuits Syst. Mag. - 2007. - Vol. 7. - No. 4. -P. 42-51.

113. Liu, F. Performance study of virtual-channel router for Network-on-Chip / F. Liu, H. Gu, Y. Yang // 2010 International Conference on Computer Design and Applications, ICCDA. - 2010. - P. 255-259.

114. Mullins, R. Low-latency virtual-channel routers for on-chip networks / R. Mullins, A. West, S. Moore // Conference Proceedings - Annual International Symposium on Computer Architecture, ISCA. - 2004. - Vol. 31. - No. 2. - P. 188-197.

115. Genko, N. A complete network-on-chip emulation framework / N. Genko, D. Atienza, G. De Micheli // Proceedings Design, Automation and Test in Europe, DATE '05. - 2005. - Vol. 1. - P. 246-251.

116. Jerger, N.E. On-Chip Networks / N.E. Jerger, L.S. Peh // Synth. Lect. Comput. Archit. - 2009. - Vol. 8. - P. 1-137.

117. Dally, W.J. Virtual-channel flow control / W.J. Dally // ACM SIGARCH Comput. Archit. News. - 1990. - Vol. 18. - No. 2. - P. 60-68.

118. Korotkyi, I. Hardware implementation of link aggregation in networks-on-chip / I. Korotkyi, O. Lysenko // Proc. 2011 World Congr. Inf. Commun. Technol. WICT.

- 2011. - P. 1112-1117.

119. Monitoring network on chip MNOC_3rd [Электронный ресурс]. - Режим доступа: https://github.com/tianjin95/MNOC 3rd.

120. Khait, Z.A. An Optimization Technique for Wireless Communication based on Mesh Topology / Z.A. Khait, S.T. Hasson // 2021 7th Int. Conf. Signal Process. Commun. ICSC. - 2021. - P. 15-20.

121. Lusala, A.K. NOC implementation in FPGA using torus topology / A.K. Lusala, P. Manet, B. Rousseau, J.D. Legat // Proc. - 2007 Int. Conf. F. Program. Log. Appl.

- 2007. - P. 778-781.

122. Bahi, J. Broken edges and dimension exchange algorithms on hypercube topology / J. Bahi, R. Couturier, F. Vernier // Proc. - 11th Euromicro Conf. Parallel, Distrib. Network-Based Process. Euro-PDP. - 2003. - P. 140-145.

123. Suboh, S. An interconnection architecture for network-on-chip systems / S. Suboh, M. Bakhouya, J. Gaber // Telecommun. Syst. - 2008. - Vol. 37. - No. 1-3. -P. 137-144.

124. Salda, M. The Routability of Multiprocessor Network Topologies in FPGAs / M. Salda, L. Shannon, P. Chow // Proceedings of the 2006 international workshop on System-level interconnect prediction (SLIP '06). - 2006. - P. 49-56.

125. Saad, Y. Topological properties of hypercubes / Y. Saad, M.H. Schultz // IEEE Trans. Comput. - 1988. - Vol. 37. - No. 7. - P. 867-872.

126. MIT News: Chip design drastically reduces energy needed to compute with light [Электронный ресурс]. - Режим доступа: https://news.mit.edu/2019/ai-chip-light-computing-faster-0605.

127. Rzaev, E. The New Promising Network-on-Chip Topologies Development Using Hierarchical Method / E. Rzaev, A. Ryzhov, A. Romanov // International Conference on Industrial Engineering, Applications and Manufacturing (ICIEAM).

- 2022. - P. 819-824. 93

128. Romanov, A.Y. Development of routing algorithms in networks-on-chip based on ring circulant topologies / A.Y. Romanov // Heliyon. - 2019. - Vol. 5. - No. 4. -P. e01516.

129. Romanov, A. Fault-Tolerant Routing in Networks-on-Chip Using Self-Organizing Routing Algorithms / A. Romanov, N. Myachin, A. Sukhov // IECON Proc. Industrial Electron. Conf. - 2021. - P. 1-6.

130. Myachin, N.M. Deadlock-Free Routing in Networks on Chip with Circulant Topologies / N.M. Myachin, A. Romanov, E.A. Monakhova // Probl. Adv. micro-Nanoelectron. Syst. Dev. - 2021. - P. 99-105.

131. A small MIPS CPU core SchoolMIPS [Электронный ресурс]. - Режим доступа: https://github.com/MIPSfpga/schoolMIPS.

132. Tiny RISCV CPU SchoolRISCV [Электронный ресурс]. - Режим доступа: https://github.com/zhelnio/schoolRISCV.

133. Im, J. Comparative Analysis between Verilog and Chisel in RISC-V Core Design and Verification / J. Im, S. Kang // Proc. - Int. SoC Des. Conf. ISOCC. - 2021. -P. 59-60.

134. Prabhakaran, S. Design and Analysis of a Multi Clocked Pipelined Processor Based on RISC-V / S. Prabhakaran, N. Mathan, V. Vedanarayanan // Int. Conf. Commun. Comput. Internet Things, IC3IoT. - 2022. - P. 1-5.

135. Desalphine, V. Novel Method for Verification and Performance Evaluation of a Non-Blocking Level-1 Instruction Cache designed for Out-of-Order RISC-V Superscaler Processor on FPGA / V. Desalphine, S. Dashora, L. Mali // 24th Int. Symp. VLSI Des. Test, VDAT. - 2020. - P. 1-4.

136. Jia, H. System level modeling and verification for routers of 3D-NoC based on system C / H. Jia, J. Lei // Proc. IEEE Int. Conf. Electron Devices Solid-State Circuits, EDSSC. - 2015. - P. 479-482.

137. Tatas, K. High-performance 3D NoC bufferless router with approximate priority comparison / K. Tatas // 7th Int. Conf. Mod. Circuits Syst. Technol. MOCAST. -2018. - P. 1-4.

138. Zhang, M. Low-cost VC allocator design for virtual channel wormhole routers in networks-on-chip / M. Zhang, C. S. Choy // Proc. - Second IEEE Int. Symp. Networks-on-Chip, NOCS. - 2008. - P. 207-208.

139. Kim, J. Flattened butterfly topology for on-chip networks / J. Kim, J. Balfour, W.J. Dally // IEEE Comput. Archit. Lett. - 2007. - Vol. 6. - No. 2. - P. 37-40.

140. Yin, A.W. Explorations of Honeycomb Topologies for Network-on-Chip / A.W. Yin, T.C. Xu, P. Liljeberg // Sixth IFIP International Conference on Network and Parallel Computing. - 2009. - P. 73-79.

141. Pastrnak, M. QoS concept for scalable MPEG-4 video object decoding on multimedia (NoC) chips / M. Pastrnak, P.H.N. de With, J. Van Meerbergen // IEEE Trans. Consum. Electron. - 2006. - Vol. 52. - No. 4. - P. 1418-1426.

142. Cerebras' New Monster AI Chip Adds 1.4 Trillion Transistors [Электронный ресурс]. - Режим доступа: https://spectrum.ieee.org/cerebras-giant-ai-chip-now-has-a-trillions-more-transistors.

143. Passas, G. Crossbar NoCs are scalable beyond 100 nodes / G. Passas, M. Katevenis, D. Pnevmatikatos // IEEE Trans. Comput. Des. Integr. Circuits Syst. - 2012. -Vol. 31. - No. 4. - P. 573-585.

144. Романов, А.Ю. Сравнительный анализ эффективности псевдооптимальной и mesh топологий сетей на кристалле с использованием Netmaker / А.Ю. Романов // Вестник Национального технического университета Харьковский политехнический институт. Серия Информатика и моделирование. - 2012. - № 38 (18). - С. 156-162.

145. Sibai, F.N. Low diameter unicast on-chip interconnection networks for many-core embedded systems / F.N. Sibai // CISIS 2010 - 4th Int. Conf. Complex, Intell. Softtw. Intensive Syst. - 2010. - P. 944-949.

146. Kozhin, E. Performance analysis of network-on-chip topologies for elbrus multi-core processors / E. Kozhin, A. Kozhin, D. Shpagilev // Int. Conf. Eng. Telecommun. (En&T). - 2020. - P. 1-5.

147. Sibai, F.N. Which on-chip interconnection network for 16-core MPSoCs? / F.N. Sibai // CISIS 2010 - 4th Int. Conf. Complex, Intell. Softw. Intensive Syst. -2010. - P. 625-630.

148. Nios II Processor Reference Handbook [Электронный ресурс]. - Режим доступа: https://www.intel.com/content/www/us/en/docs/programmable/683836/ current/introduction.html.

149. Open-source SDK for SCR1 core [Электронный ресурс]. - Режим доступа: https://github.com/syntacore/scr1-sdk.

150. Monakhov, O.G. Adaptive Dynamic Shortest Path Search Algorithm in Networks-on-Chip Based on Circulant Topologies / O.G. Monakhov, E.A. Monakhova, A.Y. Romanov, A.M. Sukhov, E.V. Lezhnev // IEEE Access. - 2021. - Vol. 9. -P.160836-160846.

151. Terasic DE1-SoC development Board [Электронный ресурс]. - Режим дорступа: https: //www.terasic.com.tw/cgi-bin/page/archive. pl?Language= English&CategoryNo=167&No=836&PartNo=2.