Архитектура частично параллельных LDPC-декодеров с реализацией на ПЛИС тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Хорошайлова, Марина Владимировна

• Хорошайлова, Марина Владимировна
• кандидат наук
• 2018

Оглавление диссертации кандидат наук Хорошайлова, Марина Владимировна

ОГЛАВЛЕНИЕ

ВВЕДЕНИЕ

1 АНАЛИЗ МЕТОДОВ ПОМЕХОУСТОЙЧИВОГО КОДИРОВАНИЯ

1.1 Основные понятия кодирования сигнала

1.2 Основные характеристики низкоплотностных кодов

1.3 Алгоритмы декодирования низкоплотностных кодов

1.3.1 Декодирование с использование алгоритма с инверсией бита

1.3.2 Декодирование с использованием алгоритма итеративного распространения доверия

1.3.3 Быстрое декодирование с использованием алгоритма шт-Бит

1.3.4 Выбор алгоритма декодирования для дальнейшей разработки

ЬБРС-декодера

1.3.5 Анализ точности данных при ЬЭРС декодировании

1.4 Особенности реализации ЬБРС-декодеров на ПЛИС

1.4.1 Архитектура декодера для эмуляции

1.4.2 Архитектурные компоненты устройств ПЛИС

1.4.3 Метод модельно ориентированного подхода для проектирования

на ПЛИС

1.5 Выводы

2 ПРОБЛЕМЫ ПРОЕКТИРОВАНИЯ РАЗЛИЧНЫХ АРХИТЕКТУР LDPC-

ДЕКОДЕРОВ НА ПЛИС

2.1 Полностью параллельная архитектура LDPC-декодера

2.2 Архитектура многоуровневого LDPC -декодера

2.3 Проблемы проектирования LDPC-декодеров с частично параллельной архитектурой на ПЛИС

2.3.1 Организация модифицированной структуры частично параллельного декодера

2.3.2 Оптимизация системы памяти для реализации LDPC-декодера на основе ПЛИС

2.3.2.1 Упаковка сообщений и выравнивание

2.3.2.2 Метод передачи векторных перекрывающихся сообщений

2.3.2.3 Метод виртуализации блоков ОЗУ для реализации ЬЭРС-декодера на основе ПЛИС

2.4 Выводы

3 АППАРАТНОЕ ПРОЕКТИРОВАНИЕ ДЛЯ ПРОГРАММИРУЕМЫХ ЧА-СИЧНО ПАРАЛЛЕЛЬНЫХ ЬБРС-ДЕКОДЕРОВ

3.1 График параллелизма и декодирования

3.2 Проектирование блоков обработки узлов

3.2.1 Проектирование блока обработки переменных узлов (УК)

3.2.2 Проектирование блока обработки проверочных узлов (СК)

3.2.3 Гибкие блоки обработки проверочных узлов (СК)

3.3 Реализация универсального параметризированного частично параллельного ЬБРС-декодера

3.3.1 Структурная схема декодера

3.3.2 Алгоритм реализации ЬБРС-декодера на ПЛИС

3.3.3 Проверка производительности и ресурсоемкости разработанного ЬБРС-декодера

3.4 Выводы

4 РАЗРАБОТКА МЕТОДИКИ ПРОЕКТИРОВАНИЯ ЬБРС-ДЕКОДЕРОВ

НА БАЗЕ ПЛИС

4.1 Методика проектирования частично параллельных низкоплотностных декодеровна ПЛИС

4.2 Результаты реализации

4.3 Выводы

ЗАКЛЮЧЕНИЕ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А. Акты внедрения результатов диссертации

Введение диссертации (часть автореферата) на тему «Архитектура частично параллельных LDPC-декодеров с реализацией на ПЛИС»

ВВЕДЕНИЕ

Актуальность темы исследования. С целью формирования точной передачи цифровой информации через каналы с шумами, как правило, используется помехоустойчивое кодирование, позволяющее повысить многочисленные необходимые свойства систем передачи информации, к примеру, такие как, повышение расстояние взаимосвязи, соблюдение экономии мощности передатчика, быстрота передачи информации и прочие. По этой причине увеличение достоверности передачи, обработки и сохранения данных считается важной вопросом.

При передаче сигнала основной целью всегда является отправление сообщения на самой высокой скорости передачи информации с наименьшим количеством возможных ошибок. В беспроводной технологии теорема Шеннона постулирует, что надежность передачи сигнала возможна выше определенного отношения сигнала к шуму (от англ. signal-to-noise ratio, SNR). Надежность передачи зависит от кодирования и декодирования схемы сети.

По причине того, что подвижная связь используется везде, качество предоставления беспроводной связи стремительно растет и улучшается. Беспроводные спецификации постоянно меняются и тем самым привлекают к себе особое внимание разработчиков, основная задача которых направлена на то, чтобы реализовать передачу данных с большей скоростью и точность при этом сохранить неизменной, а если возможно, даже уменьшить, площадь кристалла и энергопотребление. На сегодняшний день в беспроводных системах последующего поколения наиболее конкурентоспособными считаются коды с низкой плотностью проверок на четность LDPC (от англ. Low-Density Parity-Check, LDPC), вследствие того, что имеют хорошие свойства исправления ошибочной передачи данных и высоко параллельную схему декодирования.

Низкоплотностные коды (LDPC) представляют высокую производительность в пределе теоретического максимума для надежной передачи. Они достигают высоких скоростей передачи при низком отношении сигнал/шум (от англ. Signal-to- Noise Ration, SNR) с низким коэффициентом битовых ошибок (от англ.

Bit Error Ration, BER) и считаются одними из лучших алгоритмов декодирования. Однако при высокой скорости передачи такие декодеры способны обрабатывать большое количество информации и, следовательно, потребляют много энергии. Таким образом, основным и достаточно трудоемким вопросом при разработке LDPC декодера, обладающего высокой производительностью, является уменьшение стоимости реализации на кристалле и сокращение временных ресурсов при удовлетворение быстроты передачи информации и лимитировании потребляемой мощности в беспроводных системах.

Степень научной разработанности. На данный момент хорошо изучены общие вопросы моделирования телекоммуникационных систем отечественными и зарубежными специалистами. Главные достижения в формировании концепции помехоустойчивого кодирования внесли работы Золотарева В.В., Егорова С.И., Зубарева Ю.Б., Колесника В.Д., MacKay D., Eckford A.W., Tanner R.M.

В направлении исследований синтеза конструкций LDPC кодов следует отметить труды Зигангирова Д. К., Зигангирова К.Ш., Афанасьева В.Б., Зяблова

B.В., Иванова Ф.И., Пацей Н.В., Костелло Д., Kou Y., Richardson J.

Алгоритмической составляющей LDPC кодеков занимались Владимиров

C.М., Овечкин Г.В., Солтанов А.Г., Fossorier M.

Последние достижения в области кодирования кодами с малой плотностью проверок на четность разрешили основательно приблизиться к границе Шеннона. Следовательно, основной задачей на сегодняшний момент является не увеличение корректирующей способности, а разработка алгоритмов ускоренного проектирования декодеров, обеспечивающих наилучший компромисс в рассматриваемых системах связи, и модификации уже существующих алгоритмов и моделей на базе универсальных ПЛИС для увеличения вычислительной производительности декодирования и экономии применяемых ресурсов памяти. Присутствие данной особенности позволяет считать сохранение, либо только небольшое повышение сложности реализации исходного низкоплотностного декодера, так как только лишь самые несложные способы корректировки погрешностей сумеют гарантиро-

вать уже необходимые на сегодняшний день быстроту декодирования цифровых потоков, образующие десятки Гбит/с.

Цель и задачи исследования. Целью диссертационного исследования является разработка архитектуры частично параллельных низкоплотностных декодеров на базе ПЛИС с целью повышения производительности декодирования и экономии применяемых ресурсов памяти. Для достижения поставленной цели необходимо решить следующие задачи:

1. Выполнить анализ существующих моделей и алгоритмов декодирования низкоплотностных кодов с целью определения возможности ускорения их выполнения, оценить их вычислительную сложность, рассмотреть структурные схемы LDPC декодеров.

2. Разработать программируемую конфигурируемую архитектуру частично параллельного декодера, позволяющую увеличить пропускную способность и уменьшить объем используемой памяти с ограниченной степенью параллелизма для уменьшения сложности реализации декодера на ПЛИС.

3. Провести анализ и разработать схемные решения для уменьшения степени параллелизма в архитектуре частично параллельного декодера, влияющего на скорость и достоверность передачи сообщения.

4. Разработать методику моделирования низкоплотностных декодеров, которая дает возможность работать с различными длинами LDPC кода в различных стандартах связи на одной аппаратной платформе, позволяющая обеспечить более высокую производительность и сокращающая временные и аппаратные ресурсы в сравнении с известными.

Научная новизна результатов исследования. В диссертационной работе получены следующие новые результаты.

1. Разработана программируемая архитектура частично параллельного декодера низкоплотностных кодов, реализованная по алгоритму min-sиm, в которой для увеличения пропускной способности используются метод векторизации, основанный на упаковке нескольких сообщений в одном блоке памяти, который обрабатывается параллельно, и метод сворачивания (перекрытия), чтобы использо-

вать конфигурируемую ширину и глубину встроенной блочной памяти соответственно.

2. Предложены схемы параллельной и последовательной циркуляции сообщений в частично параллельной архитектуре LDPC-декодера с уменьшенной степенью параллелизма на уровне узла обработки, позволяющей увеличить число обработанных сообщений за такт.

3. Предложена методика проектирования конфигурируемой частично параллельной архитектуры низкоплотностного декодера, позволяющая использовать любой набор матрицы проверки на четность и поддерживать автоматическую генерацию описанного на HDL декодера.

Теоретическая и практическая значимость работы. Представленная в работе модифицированная методика моделирования декодеров позволит исследователям получать новые научные результаты, разработчикам даст возможность моделировать LDPC декодеры, обеспечивающие получение большего энергетического выигрыша кодирования, позволяющая улучшить эффективность работы современных цифровых систем передачи и хранения информации.

Результаты диссертационной работы нашли применение в рамках ГБ НИР 2013.17 «Исследование и разработка методов оптимального проектирования устройств и комплексов радиоэлектронных средств», проводимой в ВГТУ на кафедре конструирования и производства радиоаппаратуры.

Основные теоретические и практические результаты работы, такие как методика проектирования частично параллельных низкоплотностных декодеров и архитектурные решения, позволяющие повысить производительность и сократить время моделирования, использованы на ведущих предприятиях радиотехнического комплекса Воронежской области именно: АО «Концерн «Созвездие» (г. Воронеж), АО «НВП «ПРОТЕК» (г. Воронеж).

Полученные теоретические сведения используются в процессе преподавания дисциплин, читаемых в ФГБОУ ВО «Воронежский государственный технический университет» для бакалавров направлений 11.03.03 «Конструирование и технология электронных средств» (профиль «Проектирование и технология ра-

диоэлектронных средств»), 12.03.01 «Приборостроение» (профиль «Приборостроение») и 11.04.03 «Конструирование и технология электронных средств» (магистерская программа «Автоматизированное проектирование и технология радиоэлектронных средств специального назначения»).

Методология и методы исследования. В диссертационной работе использованы методы математической статистики, теории вероятностей, методы теории систем передачи информации, технологии модульного и объектно-ориентированного программирования, методы имитационного моделирования.

Положения, выносимые на защиту.

1. Две типа частично параллельной архитектуры декодера, реализуемые на ПЛИС: параллельная циркуляция, архитектура последовательной обработки строк / столбцов и последовательная циркуляция, архитектура параллельной обработки строк / столбцов. Данные архитектуры позволяют уменьшить время простоя в 1,5 раза для блоков обработки, вычисляя, во время одной итерации, кодовые слова параллельно.

2. Приведена модификация архитектуры блока обработки проверочного узла, которая позволяет объединить два низкоуровневых блока обработки CN для обработки одной строки высокого уровня. Такая оптимизация уменьшает количество входов и выходов в 1.5 раза, необходимых каждому блоку обработки CN в предлагаемой архитектуре.

3. Предложено расширение к частично параллельной архитектуре декодера включать обработку векторного сообщения, чтобы воспользоваться конфигурируемой шириной блока ОЗУ. Слова в блоке ОЗУ обрабатываются как короткие векторы, а подходящие функциональные блоки и структуры выравнивания данных создаются для реализации настраиваемого векторного процессора для заданного кода. В результате предлагаемый подход сокращает время разработки пользовательской векторной архитектуры для заданного кода и заданной платформы ПЛИС почти в 2 раза, повышает пропускную способность декодера для LDPC кодов в 1,5 раза.

4. Предложена методика проектирования, в которой данная архитектура является конфигурируемой при проектировании и сокращает время разработки, поддерживает любой набор матрицы проверки на четность. Кроме того, этот поток проектирования автоматически генерирует описание HDL декодера, который может быть синтезирован на ПЛИС. Эмпирическим путем оценен прирост производительности для кодов 100 < N < 7000, соответствующий 10 %.

Степень достоверности полученных результатов подтверждается применением стандартных методик для исследования характеристик устройств телекоммуникаций, сопоставление результатов диссертационной работы с ранее известными данными.

Апробация результатов. Основные результаты диссертационной работы доложены на следующих конференциях и семинарах:

- 2-ая Международная научно-практическая конференция «Антропоцентрические науки: инновационный взгляд на образование и развитие личности». 2015, Воронеж;

- 18-ая Всероссийская научно-техническая конференция «Современные проблемы радиоэлектроники». 2015 г, Красноярск;

- 18-ая Международная научно-техническая конференция. «Проблемы передачи и обработки информации в сетях и системах телекоммуникаций». 2015 г, Рязань;

- 3-я Международная конференции с элементами научной школы «Актуальные проблемы энергосбережения и эффективности в технических системах». 2016 г. Тамбов;

- Труды международного симпозиума «Надежность и качество». 2017 г, Пенза.

- Международная конференция «International Conference on Recent Advances in Engineering, Technology and Applied Sciences». 2017 г, USA, Detroit.

Публикации. По материалам диссертационной работы опубликовано 28 работ. Из них 20 статей представлено в ведущих рецензируемых научных журна-

лах из перечня ВАК, 7 тезисов докладов на международных и всероссийских конференциях, 2016 году опубликована монография.

Структура и объем работы. Диссертационная работа состоит из введения, четырех глав, заключения, библиографического списка. Основная часть изложена на 113 страницах, содержит 4 таблицы, 40 рисунков. Библиографический список состоит из 95 наименований.

В первой главе рассматриваются общие принципы работы систем передачи данных. Показано, что одними из наиболее энергетически эффективных корректирующих кодов являются коды с низкой плотностью проверок на четность (LDPC). Особое внимание уделено рассмотрению основных алгоритмов декодирования, пригодных для программой реализации.

Анализируются серьезные ограничения, которые приводятся в некоторых параллельных архитектурах, когда LDPC-декодеры пытаются выполнять параллельные доступы в несмежных местах расположения данных в памяти. Кроме того, механизмы планирования передачи сообщений, используемые при LDPC-декодировании, рассматриваются с целью анализа данных, зависимостей и производительности этих алгоритмов при использовании в параллельных вычислительных архитектурах. Решения масштабируемости LDPC декодирования представляют собой важный аспект для следующих поколений многоядерных архитектур, которые, ожидаемо, будут иметь большее количество ядер.

Эмпирическим путем проведена оценка эффективности данных алгоритмов для декодирования низкоплотностных кодов.

Приведено сравнение аппаратных ресурсов различных архитектур LDPC-декодера. Показано, что реализация алгоритма LDPC-декодирования в полностью параллельной архитектуре имеет наименьшую площадь, так как этого достаточно, чтобы иметь только один блок проверочных узлов и один функциональный блок контрольных узлов. Полностью последовательная архитектура подходит для цифровых сигнальных процессоров (от англ. Digital Signal Processor, DSP), в которых есть только несколько функциональных блоков, доступных для использования. В последовательном декодере скорость декодирования является очень низкой.

Проведен обзор ПЛИС, изготавливаемые ведущими компаниями Xilinx и Altera, показаны их сходства и различия.

Рассмотрен метод модельно-ориентированного подхода для проектирования на ПЛИС, представлено его сравнение с классическими методами, показано, что метод модельно-ориентированного проектирования имеет преимущества на каждом этапе разработки модели.

Во второй главе проведен анализ основных архитектур декодеров низ-коплотностных кодов. Показано, что для правильной организации маршрутизации декодера используются конфигурируемые логические блоки. Память для хранения данных может быть реализована с помощью конфигурируемых (в зависимости от длин кода) блоков ОЗУ.

Проведен обзор реализации LDPC декодеров на ПЛИС, имеющих различные архитектуры и конструктивные параметры, представляющие различные возможности пропускной способности, компенсации затрат и ошибок, рассмотрены основные компоненты ПЛИС.

Можно заметить, что реализации ПЛИС архитектур представляют широкий диапазон архитектурных вариаций с разной степенью параллелизма на разных уровнях, которые направлены на различные компромиссы между возможностями пропускной способности / компенсации затрат / ошибок. Полностью параллельное решение обеспечивает повышенную пропускную способность, но высокую стоимость из-за маршрутизации, а также низкую гибкость. Частичные параллельные решения используют память для хранения сообщений. Для этих архитектур модули памяти на основе BRAM ориентированы на реализацию ПЛИС. Однако использование блоков BRAM приводит к ряду проблем, связанных, в частности, с их низким использованием.

Что касается будущего использования LDPC кодов и архитектуры декодера, пропускная способность и гибкость будут представлять собой очень важные функции. Что касается пропускной способности, будущая беспроводная связь потребует десятков или сотен Гбит / с, что вызовет новые архитектурные проблемы.

Разработаны две частично параллельной архитектуры декодера: параллельная циркуляция, архитектура последовательной обработки строк / столбцов и последовательная циркуляция, архитектура параллельной обработки строк / столбцов. Данные архитектуры позволяют уменьшить время простоя в 1,5 раза для блоков обработки, вычисляя, во время одной итерации, кодовые слова параллельно.

Представлены две конкретные оптимизации, называемые векторизация и сворачивание, чтобы использовать конфигурируемую ширину и глубину встроенной памяти в ПЛИС для повышения пропускной способности декодера для частично параллельных LDPC-декодеров. В методе сворачивания показано, что низкоплотностные LDPC коды с очень большим количеством циркулянтов могут быть реализованы на ПЛИС с небольшим количеством блоков встроенной памяти. Ключевым вкладом здесь является конфигурируемая архитектура векторного декодера для LDPC кодов, которая может быть настроена для данного кода и заданной ПЛИС (которая представляет собой набор ограниченных ресурсов) путем выбора соответствующей степени конвейерной обработки функциональных блоков и автоматической генерации логики выравнивания данных. В результате предлагаемый подход сокращает время разработки пользовательской векторной архитектуры для заданного кода и заданной платформы ПЛИС.

В третьей главе приведена модификация архитектуры блока обработки проверочного узла, которая позволяет объединить два низкоуровневых блока обработки CN для обработки одной строки высокого уровня. Эта оптимизация уменьшает количество входов и выходов, которые могут потребоваться каждому блоку обработки CN в предлагаемой архитектуре. Внутренняя операция двух низкоуровневых блоков обработки С^ которые были связаны для обеспечения функциональности одного блока обработки CN с высокой степенью точности.

Представлена модель и реализация LDPC-декодера на основе ПЛИС, который обладает гибкостью во время выполнения переключения между набором различных матриц проверки на четность в течение одного тактового цикла. Так как реализованная система декодера зависит от параметров LDPC кода (размерности проверочной матрицы и его скорости), то при выборе ПЛИС нужно учитывать ее

параметры. Результаты моделирования показывают, что предлагаемая архитектура обеспечивает высокий уровень гибкости проектирования и времени выполнения, обеспечивая при этом достаточную пропускную способность обработки, требования к ресурсам и производительность исправления ошибок.

В четвертой главе предложена методика проектирования, которая дает предлагаемой архитектуре гибкость проектирования и времени для поддержки любого набора матрицы проверки на четность. Кроме того, этот поток проектирования автоматически генерирует описание HDL декодера, который может быть синтезирован на ПЛИС.

Результаты реализации указывают на то, что предлагаемая модель обеспечивает высокий уровень времени проектирования и гибкости во время выполнения, сохраняя при этом разумную производительность с точки зрения производительности обработки, задержки времени обработки, возможности исправления ошибок и использования аппаратного ресурса.

Представлены практические результаты испытаний показывающие, что короткие длины LDPC-кодов с небольшими LLR могут использоваться для коррекции ошибок при низком потреблении энергии, обеспечивая при этом приемлемую скорость бит-ошибок. Результаты этого исследования полезны для определения оптимальных LDPC кодов для приложений с малой потребляемой мощностью.

В заключении подведены итоги всей диссертационной работы и перечислены основные результаты исследования.

1 АНАЛИЗ МЕТОДОВ ПОМЕХОУСТОЙЧИВОГО КОДИРОВАНИЯ

1.1 Основные понятия кодирования сигнала

Основным мотивом канального кодирования было определить, как передать сообщение через канал, таким образом, чтобы приемник мог (с высокой вероятностью) определить это сообщение, несмотря на несовершенство (шум), которое канал мог бы ввести. Возможность воссоздания передаваемой информации с минимальным количеством искажений, насколько это возможно (т.е. числа ошибочных битов, среднеквадратичной ошибки искажения) на стороне приемника считается надежной передачей.

Кодирование и декодирование сигнала. Передача информации по беспроводному каналу является недетерминированным (ненадежным) процессом. Следующий пример иллюстрирует необходимость кодирования [1 - 8].

На рисунке 1.1 показана передача информационного слова по каналу с аддитивным белым гауссовским шумом (АБГШ). Информационный байт (здесь: 110011) передается без кодирования на верхней модели рисунка 1.1. Если присутствующий в канале шум достаточно высок, то вызывает неопределенности в приемнике, т.е. для сигнала низкого отношения сигнал/шум (от англ. Signal-to-Noise Ratio, SNR), принятый байт будет получать инвертированные в определенных местах информационные биты, что делает передаваемый сигнал неверным. В этом случае, без возможности восстановления исходной информации, принятый сигнал выдает ошибку и предотвращает правильное функционирование системы.

При наличии кодера и декодера (добавленные / избыточные биты из кодера не показаны на нижнем рисунке) восстановление правильного сигнала может быть выполнено с использованием различных методов декодирования и поэтому более слабые сигналы еще можно интерпретировать правильно, даже когда некоторые биты получены с неверным значением.

Кодирование является операцией, выполняемой на информационном потоке перед передачей, которая добавляет избыточные биты в сообщение. Поэтому, каждое кодовое слово содержит информационные биты, которые состоят из по-

лезных данных, которые передаются, и избыточных бит, которые вводятся в схеме кодирования для повышения надежности передачи [9 - 12]. Декодер на принимающей стороне необходим для итеративного восстановления исходной кодовой комбинации, даже если некоторые биты не надежно передаются по каналу связи с наличием избыточности. Выбранный алгоритм называется кодом коррекции ошибки (ККО).

Рисунок 1.1 - Сообщение по АБГШ каналу с учетом и без учета

кодирования

Каждое кодовое слово, которое представляет собой алфавит кода, генерируется путем умножения входящего информационного потока от порождающей матрицы.

Наиболее распространенные типы ККО - коды Хэмминга, турбо и LDPC коды. Три характеризующих параметра, которые используются для описания ККО, являются длина, размер и расстояние Хэмминга.

Порождающая и проверочная матрицы. Порождающая матрица является основой для линейного кода и используется для формирования всех возможных кодовых слов. Линейный (п, к) код имеет (к*п) порождающую матрицу в виде всех его возможных переводов к-кратных информационных бит в п-ые кодовые слова. Для линейного (п, к) кода С и проверочной матрицы О каждый п-кратный д из кода определяется как

Ч = СО,

где с - вектор-строка информационных бит.

Матрица проверки на четность (обозначается Н) - порождающая матрица состоит из двух частей кода C, где две части кода C (обозначим здесь как С') определяются таким образом, что произведение слова из C и двойственное С всегда 0

С' е ^ |< w, д >= 0, Уд е с},

где -это конечное поле из п для алфавита размера q.

Матрица проверки на четность представляет собой двойную порождающую матрицу и может быть получена из нее. Каждый линейный код обладает порождающей матрицей и матрицей контроля по четности. Линейный (п, ^ -код имеет (п-^ х п проверочную матрицу, и каждое произведение п-ого кодового слова и матрицы контроля по четности дает 0, используя двоичную арифметику [13 - 17].

Мягкое и жесткое декодирования. Чаще всего используют два ключевых способа декодирования линейных блочных кодов - это декодирование с использованием «жесткого» и «мягкого» решений. Такие названия происходят от способа вынесения демодулятором решения для каждого принятого символа. Использование «жесткого» решения подразумевает, что демодулятор выносит решение по уровню входного сигнала, в зависимости пришел ноль или единица, и с выхода демодулятора на вход декодера идут уже цифровые данные. Использование «мягкого» решения подразумевает, что с выхода демодулятора приходит набор значений, определяющих вероятности того, что передавалась единица или передавался ноль. Практически реализованная последовательность действий на практике одного из методов декодирования, называется алгоритмом декодирования.

Поступающее сообщение на декодер от детектора в приемнике может принимать различные формы. Жесткое декодирование (рисунок 1.2а) выполняется, когда входящее сообщение от детектора состоит только из одного бита 1. Значение определяется с помощью порога в приемнике. Порог вычисляется на основе характеристик канала. Значения выше установленного порога будет рассматриваться как 1, а значения ниже - в качестве 0. Жесткое декодирование дает жесткие решения в отношении переменных на каждом цикле.

Мягкое декодирование предполагает много битное разрешение (рисунок 1.2б). В этом случае удается получить не только значение сигнала от приемника, но также его вероятность, чтобы быть уверенным в принятии дополнительных бит, добавленных в сообщение. Это называется надежностью передачи. В этом случае, сообщение представлено в формате знак-величина, где знак является значением сообщения (1 или 0, как в жестком декодировании) и величина представляет собой вероятность того, что это верно. Если величина мала, то полученное значение считается ненадежным и во время оценки в декодере может повлиять на его алгоритм.

Список литературы диссертационного исследования кандидат наук Хорошайлова, Марина Владимировна, 2018 год

СПИСОК ЛИТЕРАТУРЫ

1. Шеннон К.Е. Работы по теории информации и кибернетике / К.Е. Шеннон // Пер. с англ. под ред. Р.Л. Добрушина и О.Б. Лупанова. М. - 1963. - 829 с.

2. Золотарев В.В. Использование помехоустойчивого кодирования в технике связи / В.В. Золотарев //Электросвязь. - 1990. - №7. - С.7-10.

3. Егоров С.И. Методы, алгоритмы и устройства коррекции аддитивных и синхронизационных ошибок во внешних запоминающих устройствах ЭВМ: диссертация на соискание ученой степени д.т.н. - Курск: 2009.

4. Зубарев Ю.Б., Помехоустойчивое кодирование в цифровых системах передачи данных / Ю.Б. Зубарев, Г.В. Овечкин // Электросвязь. М. - 2008. - №12. -С.2-11.

5. Колесник В.Д. Декодирование циклических кодов / В.Д. Колесник, Е.Т. Мирончиков // М.: Связь. - 1968. - 251 с.

6. Mackey D. Near Shannon limit performance of low density parity check codes / D. Mackey, R. Neal // IEEE Electronics Letters. Aug. 1996. vol. 32.№18. pp. 1645 -1646.

7. Eckford A.W. Low-density parity-check codes for Gilbert-Elliott and Markov-modulated channels: a thesis submitted in conformity with the requirements for the Degree of Doctor of Philosophy. - The University of Toronto: 2004.

8. Tanner R.M., Michael R., Sridhara D., Fuja T. A Class of Group-Structured LDPC Codes. 2001.

9. Зигангиров Д.К. Декодирование низкоплотностных кодов с проверочными матрицами, составленными из перестановочных матриц, при передаче по каналу со стираниями / Д.К. Зигангиров, К.Ш. Зигангиров // Пробл. передачи ин-форм., 2006, 42:2, с. 44-52.

10. Зигангиров К.Ш. О корректирующей способности кодов с малой плотностью проверок на четность / Д.К. Зигангиров, Е. Пусане А. К.Ш. Зигангиров, Д. Дж. Костелло // Пробл. передачи информ., 44:3, 2008, с. 50-62.

11. Afanassiev V.B. Low density parity check codes on bipartite graphs with Reed-Solomon constituent codes / V.B. Afanassiev, A.A. Davydov, V.V. Zyablov // Информационные процессы - 2009. - Том 9, № 4. - С. 301-331.

12. Зяблов В.В. Коды с малой плотностью проверок на четность, основанные на полях Галуа / В.В. Зяблов, Ф.И. Иванов, В.Г. Потапов // Информационные процессы. - 2013. - Т. 12, № 1. - C. 68-83

13. Иванов Ф.И. Коды с малой плотностью проверок на четность, основанные на системах троек Штейнера и матрицах перестановок / Ф.И. Иванов, В.В Зяблов // Проблемы передачи информации. - 2013. - Выпуск 49, том 4. - C. 41-56.

14. Пацей Н.В. Моделирование переменных кодов низкой плотности проверок на четность / Н.В. Пацей // Труды БГТУ. Сер. VI. Физ.-мат. науки и информатика. 2011. - Вып. XIX. - Мн.: БГТУ. - С.122-127.

15. Пацей Н.В. Методы генерации проверочных матриц итеративного блочного кода с низкой плотностью проверок на четность/ Н.В. Пацей // Труды БГТУ. Сер. VI. Физ.-мат. науки и информатика. Вып. XVIII. - Мн.: БГТУ. - 2010. - С. 154-158.

16. Костелло Д. Дж. О минимальном расстоянии низкоплотностных кодов с проверочными матрицами, составленными из перестановочных матриц / А. Шридхаран, М. Лентмайер, Д. В. Трухачев, Д. Дж. Костелло, К. Ш. Зигангиров // Пробл. передачи информ. - 2005, том 41, выпуск 1, - С. 39-52.

17. Kou Y. Low density parity check codes based on finite geometries: A rediscovery and new results / Yu Kou, Shu Lin, P. C. Marc // Fossorier, 2001.

18. Richardson T.J. Efficient encoding of low-density paritycheck Codes / T.J. Richardson, R.L. Urbanke // IEEE Transactions on Information Theory 47(2): 638-656 (2001).

19. Владимиров С.М. Повышение помехоустойчивости информационных коммуникаций с помощью кодов с малой плотностью проверок на четность и сетевого кодирования: диссертация на соискание ученой степени кандидата физико-математических наук / Моск. физ.-техн. ин-т (гос. ун-т). Долгопрудный, 2011.

20. Витязев В.В. Алгоритмы декодирования кодов с низкой плотностью проверок на четность, основанные на структуре алгоритма «минимум-сумма» / В.В, Витязев, Е.А. Лихобабин //Успехи современной радиоэлектроники. 2014. -№ 6. - С. 26-35.

21. Золотарев В. В. Помехоустойчивое кодирование. Методы и алгоритмы / В. В. Золотарев, Г. В. Овечкин // Справочник. М.: Горячая линия - Телеком, 2004.

- 126с.

22. Овечкин Г. В. Современные методы помехоустойчивого кодирования / Г. В. Овечкин, В. Т. Као // Математическое и программное обеспечение вычислительных систем: межвуз. сб. науч. тр. - Рязань: РГРТУ, 2013.

23. Солтанов А.Г. Схемы декодирования и оценка эффективности LDPC-кодов. Применение, преимущества и перспективы развития / А.Г. Солтанов // Безопасность информационных технологий. М.: - 2010. - №2. - С. 61-68.

24. Fossorier M.P. Reduced complexity iterative decoding of low-density parity check codes based on belief propagation / M.P. Fossorier, M. Mihaljevic, H. Imai // IEEE Trans. Commun. 1999 47, 5, 673-680.

25. Башкиров А.В. Низкоплотностные коды малой мощности декодирования / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова, А.В. Ситников, С.А. Ермаков // Радиотехника. - 2016. - № 5. - С. 32-37.

26. Башкиров А.В. Реализация LDPC-декодера на массивно-параллельных вычислительных устройствах / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайло-ва // Вестник Воронежского государственного технического университета. - 2015.

- Т. 11. № 6. - С. 89-91.

27. Башкиров А.В. Краткий анализ корректирующей способности кодов Бо-уза-Чоудхури-Хоквингема / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций. Материалы 18-й Международной научно-технической конференции. - 2015. - С. 42-44.

28. Башкиров А.В. Реализация итеративного алгоритма декодирования для LDPC кодов в MATLAB / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова //

Проблемы передачи и обработки информации в сетях и системах телекоммуникаций. Материалы 18-й Международной научно-технической конференции. - 2015. - С. 32-34.

29. Башкиров А.В. Анализ структуры, декодирования и оптимизации гибридных недвоичных LDPC-кодов/ Н.В. Астахов, А.В. Башкиров, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова //Труды международного симпозиума Надежность и качество. - 2017. - Т. 1. - С. 355-359.

30. Хорошайлова М.В. Анализ сложности алгоритмов декодирования недвоичных LDPC кодов / М.В. Хорошайлова // Актуальные проблемы энергосбережения и эффективности в технических системах. Тезисы докладов 3-ей Международной конференции с элементами научной школы. - 2016. - С. 155-156.

31. Башкиров А.В. Использование вынужденной конвергенции для снижения сложности LDPC-декодирования / А.В. Башкиров, М.В. Хорошайлова// Вестник Воронежского государственного технического университета. - 2017. - Т. 13. № 1. - С. 69-73.

32. Башкиров А.В. Верификация LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.С. Костюков, М.В. Хорошайлова, О.Н. Чирков // Вестник Воронежского государственного технического университета. - 2017. - Т. 13. № 1. - С. 74-77.

33. Khoroshaylova M.V. LDPC code and decoding algorithms / M.V. Khoroshaylova// Антропоцентрические науки: инновационный взгляд на образование и развитие личности. Материалы II-ой международной научно-практической конференции: в 2-х частях, под ред. Э. П. Комаровой. - 2015. - С. 225-227.

34. Башкиров А.В. Алгоритмы низкой сложности декодирования и архитектура для недвоичных низкоплотностных кодов / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. - 2016. - № 6. - С. 10-14.

35. Башкиров А.В. Алгоритмы быстрого декодирования LDPC-кода в GF(Q) / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова, С.А. Акулинин, М.А. Евсеев //Радиотехника. - 2016. -№ 5. - С. 26-31.

36. Башкиров А.В. Реализации LDPC-декодера низкой сложности с использованием алгоритма MIN-SUM / А.В. Башкиров, М.В. Хорошайлова, В.И. Борисов

//Вестник Воронежского государственного технического университета. - 2016. -Т. 12. № 5. - С. 82-86.

37. Башкиров А.В. Параллельное недвоичное LDPC-декодирование на графическом процессоре / А.В. Башкиров, Ю.В. Дьячков, М.В. Хорошайлова //Вестник Воронежского государственного технического университета. - 2016. -Т. 12. № 4. - С. 38-43.

38. Khoroshaylova M.V. The LDPC decoder architecture / M.V. Khoroshaylova// Антропоцентрические науки: инновационный взгляд на образование и развитие личности. Материалы II-ой международной научно-практической конференции: в 2-х частях, под ред. Э. П. Комаровой. - 2015. - С. 227-228.

39. Хорошайлова М.В. Определение параметров цифровой ячейки в нано- и субмикронных технологических базисах / М.В. Хорошайлова, А.И. Мушта // Известия высших учебных заведений. Электроника. - 2014. - № 5 (109). - С. 75-80.

40. Башкиров А.В. Проектирование на основе ПЛИС и реализация многофункционального LDPC-декодера / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. - 2018. - №7. - С. 46-51.

41. Хорошайлова М.В. Автоматизированный анализ интегральных нано-электронных комбинационных цифровых устройств / М.В. Хорошайлова, Мушта А.И., Ю.С. Балашов, В.Н. Кострова// Вестник Воронежского государственного технического университета. - 2013. - Т. 9. № 6-2. - С. 93-97.

42. Хорошайлова М.В. Сток-затворные характеристики моп-транзисторов с индуцированными каналами в наноразмерном технологическом базисе / М.В. Хорошайлова, Д.В. Шеховцов, А.И. Мушта, А.В. Строгонов // Вестник Воронежского государственного технического университета. - 2014. - Т. 10. № 3-1. - С. 133136.

43. Хорошайлова М.В. Контроль эффективности методов обеспечения целостности сигналов при проектировании современных высокопроизводительных вычислительных устройств / М.В. Хорошайлова, Ю.С. Балашов, А.И. Мушта // Вестник Воронежского государственного технического университета. - 2013. - Т. 9. № 6-1. - С. 108-111

44. Башкиров А.В. Оптимизация аппаратной архитектуры LDPC-декодера, применяемого в стандарте радиосвязи IEEE 802.11N / А.В. Башкиров, А.В. Ситников, М.В. Хорошайлова// Вестник Воронежского государственного технического университета. - 2015. - Т. 11. № 6. - С. 97-99.

45. Башкиров А.В. Полностью параллельный недвоичный LDPC-декодер с динамическим изменением частоты стробирования / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2016. - Т. 12. № 4. - С. 48-53.

46. Башкиров А.В. Модель масштабируемого LDPC-декодера низкой мощности с использованием алгоритмического синтеза высокого уровня / А.В. Башкиров, Л.Н. Коротков, М.В. Хорошайлова// Вестник Воронежского государственного технического университета. - 2016. - Т. 12. № 1. - С. 65-69.

47. Blanksby A. A 690-mw 1-gb/s 1024-b, rate-1/2 low-density parity-check code decoder / A. Blanksby, C. Howland // Solid-State Circuits, IEEE Journal of, vol. 37, no. 3, pp. 404 - 412, 2002.

48. Luca Fanucci G. C. Design of a fully-parallel high-throughput de-coder for turbo gallager codes/ G. C. Luca Fanucci, C. Pasquale // IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, no. 7, pp. 1976 -1986.

49. Zhou L. A standard supercell design method-ology with congestion-driven placement for three-dimensional interconnect-heavy very large-scale integrated circuits/ L. Zhou, C. Wakayama, C.J. Shi // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol. 26, no. 7, pp. 1270 - 1282, July 2007.

50. Nagarajan V. High-throughput VLSI implementations of iterative decoders and related code construction problems / V. Nagarajan, S. Laendner, N. Jayakumar, O. Milenkovic, S. P. Khatri // J. VLSI Signal Process. Syst., vol. 49, no. 1, pp. 185 - 206, 2007.

51. Johnson S. Resolvable 2-designs for regular low-density parity-check codes / S. Johnson, S. Weller // Communications, IEEE Transactions on, vol. 51, pp. 1413 -1419, Sept. 2003.

52. Mansour M. High-throughput LDPC decoders / M. Mansour, N. Shanbhag // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, vol. 11, pp. 976 -996, Dec. 2003.

53. Benes V. E. Permutation groups, complexes and rearrange able connecting network / V. E. Benes // Bell System Technical Journal, vol. 43, no. 4, pp. 1619 - 1640, 1964.

54. Waksman A. A permutation network / A. Waksman // J. ACM, vol. 15, no. 1, pp. 159 - 163, 1968.

55. Beuschel C. FPGA implementation of a flexible decoder for long LDPC codes/ C. Beuschel, H.-J.Pfleiderer// In: 2008 International Conference on Field Programmable Logic and Applications; IEEE; Heidelberg, Germany, 2008. pp. 185-190.

56. Blad A. FPGA implementation of rate-compatible code decoder / A. Blad, O. Gustafsson // 20th European Conference on Circuit Theory and Design (ECCTD); IEEE;Linkoping, Sweden, - 2011. - p. 777-780.

57. Amaricai A. Efficient FPGA implementation for flooded LDPC decoder / A. Amaricai, O. Boncalo, I. Mot // 23rd Telecommunications Forum Telfor (TELFOR); Belgrade, Serbia, - 2015. - pp. 500-503.

58. Wang Z. A memory efficient partially parallel decoder architecture for quasi-cyclic LDPC codes / Z. Wang, Z. Cui //IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2007; 15(4): pp 483-488.

59. Chen Y. Overlapped message passing for quasi-cyclic low-density parity check codes / Y. Chen, K. Parhi// IEEE Transactions on Circuits and systems—I: Regular Papers. 2004; 51(6):1106-1113.

60. Chen X. Memory system optimization for FPGA based implementation of quasi-cyclic LDPC codes decoders /X. Chen, J. Kang, S. Lin, V. Akella// IEEE Transactions on Circuits and Systems I: Regular Papers. 2011; 58(1): 98-111.

61. Chen X. FPGA-based low-complexity high-throughput trim ode decoder for quasi-cyclic LDPC codes / X. Chen, Q. Huang, S. Lin, V. Akella. //In: 47th Annual Allerton Conference on Communication, Control, and Computing; IEEE; Monticello, Illinois, USA, 2009. pp. 600-606.

62. Nimara S. FPGA architecture of multi-codeword LDPC decoder with efficient BRAM utilization / S. Nimara, O. Boncalo, A. Amaricai, M. Popa // In: IEEE 19th International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS); IEEE; Kosice, Slovakia, 2016.

63. Башкиров А.В. Конфигурируемая архитектура декодера для кода / А.В. Башкиров, М.В. Хорошайлова, А.Ю. Савинков// Радиотехника. - 2016. - № 6. - С. 6-9.

64. Башкиров А.В. Использование стохастического вычисления для реализации недвоичного LDPC-декодера на ПЛИС / А.В. Башкиров, М.В. Хорошайло-ва, С.Ю. Белецкая //Вестник Воронежского государственного технического университета. - 2016. - Т. 12. № 5. - С. 70-73.

65. Hocevar D. E. A reduced complexity decoder architecture via layered decoding of LDPC codes / D. E. Hocevar// In: IEEE Workshop on Signal Processing Systems; 13-15 October; IEEE; Austin, Texas, USA, 2004. pp. 107-112.

66. Mhaske S. High-Throughput FPGA-based QC LDPC Decoder Architecture / S. Mhaske, H. Kee, T. Ly, A. Aziz, P. Spasojevic// In: IEEE 82nd Vehicular Technology Conference (VTC Fall); IEEE; Boston, Massachusetts, USA, 2015.

67. Boncalo O. Cost-efficient FPGA layered LDPC decoder with serial AP-LLR processing / O. Boncalo, A. Amaricai, A. Hera, V. Savin //In: 24th International Conference on Field Programmable Logic and Applications (FPL); IEEE; Munich, Germany, 2014.

68. Kim S. A reduced-complexity architecture for LDPC layered decoding schemes/ S. Kim, G. E. Sobelman, H. Lee// IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2011; 19(6):1099-1103.

69. Zhang T. Efficient VLSI Architectures for Error-Correcting Coding, Ph.D., Univ. Minnesota, Minneapolis, 2002.

70. Dai Y. "Optimal overlapped message passing decoding of quasi-cyclic LDPC codes / Y. Dai, Z. Yan, N. Chen // IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 16, no. 5, pp. 565-578, May 2008.

71. Zhang T. A 54 Mbps (3,6)-regular FPGA LDPC decoder / T. Zhang, K. Parhi, // IEEE Workshop Signal Process. Syst., Oct. 2002, pp. 127-132.

72. Gomes M. Flexible parallel architecture for DVB-S2 LDPC decoders / M. Gomes, G. Falcao, V. Silva, V. Ferreira, A. Sengo, M. Falcao // IEEE Global Telecom-mun. Conf., Nov. 2007, pp. 3265-3269.

73. Sharon E. Efficient serial message-passing schedules for LDPC decoding / E. Sharon, S. Litsyn, J. Goldberger// IEEE Trans. Inf. Theory, vol. 53, no. 11, pp. 4076_4091, Nov. 2007.

74. Boncalo O. Template-based decoder architecture generation / O. Boncalo, P. Mihancea, A. Amaricai//In: 10th International Conference on Information, Communications and Signal Processing (ICICS); Singapore, 2015.

75. Хорошайлова М.В. Архитектура канального кодирования на основе ПЛИС для 5G беспроводной сети с использованием высокоуровневого синтеза / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 2. - С. 99-105.

76. Хорошайлова М.В. Verilog описание и реализация на ПЛИС LDPC декодера для высокоскоростной передачи данных / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 2. -С. 120-124.

77. Башкиров А.В. Методы и средства моделирования и верификации декодеров, построенных на базе модифицированного алгоритма Витерби [Текст] : монография / А.В. Башкиров, В.И. Борисов, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова - Воронеж : ФГБОУ ВО "Воронежский государственный технический университет", 2016. - 160 с. ISBN 978-5-7731-0469-8.

78. Angarita F. Reduced-complexity min-sum algorithm for decoding LDPC codes with low error floor / F. Angarita, J. Valls, V. Almenar, V. Torres// IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 61, no. 7, pp. 2150_2158, Jul. 2014.

79. Башкиров А.В. Архитектура и реализация на ПЛИС регулярных (2, DC) NB-LDPC-декодеров / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова //Радиотехника. - 2017. - № 6. - С. 179-183.

80. Башкиров А.В. Реализация на ПЛИС схемы квантования сообщения для NB-LDPC-декодера / Н.В. Астахов, А.В. Башкиров, М.В. Хорошайлова, С.Ю. Бе-лецкая//Радиотехника. - 2017. - № 6. - С. 184-189.

81. Башкиров А.В. Анализ различных моделей LDPC декодера с использованием ПЛИС / Н.В. Астахов, А.В. Башкиров, И.С. Бобылкин, А.В. Муратов, М.В. Хорошайлова// International Conference on Recent Advances in Engineering, Technology and Applied Sciences. Conference Proceedings. - 2017. - С. 271-292.

82. Хорошайлова М.В. Архитектура для стохастических LDPC-декодеров c использованием эффективной площади кристалла на основе ПЛИС / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 1. - С. 95-100.

83. Башкиров А.В. Евклидово-ортогональная LDPC-архитектура с низким уровнем сложности для приложений малой мощности / А.В. Башкиров, М.В. Хо-рошайлова, // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 1. - С. 116-121.

85. Aziz S. M. Implementation of low density parity check decoders using a new high level design methodology / S. M. Aziz, M. D. Pham// Journal of Computers, vol. 5, pp. 81-90, 2010.

85. Xilinx. 7 Series FPGAs Memory Resources // UG473 (v1.12) September 27,

2016.

86. Zuo X. Fully parallel implementation of timing-error-tolerant LDPC decoders, Ph.D. dissertation, Faculty Phys. Sci. Eng., Univ. Southampton, Southampton, U.K., 2016.

87. Xilinx. Enabling High-Speed Radio Designs with Xilinx All Programmable FPGAs and SoCs // WP445 (v1.0) January 20, 2014.

88. Зотов В. Средства внутрикристальной отладки цифровых устройств и встраиваемых микропроцессорных систем, разрабатываемых на базе ПЛИС с архитектурой FPGA фирмы Xilinx — ChipScope Pro // Компоненты и технологии. 2008. № 10.

89. Зотов В. Особенности архитектуры нового поколения ПЛИС с архитектурой FPGA фирмы Xilinx // Компоненты и технологии. - 2010. - № 12.

90. Chandrasetty V. A. An area efficient LDPC decoder using a reduced complexity min-sum algorithm / V. A. Chandrasetty, S. M. Aziz//Integration, the VLSI Journal, vol. 45, pp. 141- 148, 2012.

91. Hailes P. A survey of FPGA-based LDPC decoders / P. Hailes, L. Xu, R. G. Maunder, B. M. Al-Hashimi, L. Hanzo,// IEEE Commun. Surveys Tuts., vol. 18, no. 2, pp. 1098_1122, 2nd Quart., 2016.

92. Chandrasetty V. A. FPGA implementation of high performance LDPC decoder using modified 2-bit min-sum algorithm / V. A. Chandrasetty, S. M. Aziz // Second International Conference on Computer Research and Development, 2010, pp. 881-885.

93. Chandrasetty V. A. A reduced complexity message passing algorithm with improved performance for LDPC decoding / V. A. Chandrasetty, S. M. Aziz // 12th International Conference on Computers and Information Technology, ICCIT, Dhaka, 2009, pp. 19-24.

94. Ismail M. Low Power Decoding of LDPC Codes/ M. Ismail, I. Ahmed, and J. Coon// ISRN Sensor Networks, vol. 2013, p. 12, 2013.

95. Rahhal J. S. LDPC coding for MIMO wireless sensor networks with clustering / J. S. Rahhal // The Second International Conference on Digital Information and Communication Technology and it's Applications, DICTAP, 2012, pp. 58-61.

ПРИЛОЖЕНИЕ А (Справочное). Акты внедрения результатов диссертации

ТВЕРЖДАЮ ервый проректор ФГБОУ ВО «ВГТУ»

C.B. Сафонов 2018 г.

о внедреиШ^зуйь^Рйв диссертации в учебный процесс Ворон^етг09^государственного технического

университета

Наименование диссертации: Архитектура частично параллельных LDPC-декодеров с реализацией на ПЛИС.

Автор: Хорошайлова Марина Владимировна.

Научный руководитель: Башкиров Алексей Викторович.

Диссертация выполнена в Воронежском государственном техническом университете на кафедре конструирования и производства радиоаппаратуры, в рамках основного научного направления - Перспективные радиоэлектронные и лазерные устройства и системы передачи, приема, обработки и защиты информации.

Результаты диссертации внедрены в учебный процесс ВГТУ на основании решения кафедры конструирования и производства радиоаппаратуры от «24» сентября 2018 года, протокол № 2.

1. Вид результатов внедрения в учебный процесс:

программируемая архитектура частично параллельного декодера низкоплотностных кодов, реализованная по алгоритму min-sum. используемая метод векторизации для увеличения пропускной способности, и метод сворачивания (перекрытия), за счет конфигурации ширины и глубины встроенной блочной памяти соответственно.

- схемы параллельной и последовательной циркуляции сообщений в частично параллельной архитектуре LDPC-декодера с уменьшенной степенью параллелизма на уровне узла обработки, позволяющей увеличить число обработанных сообщений за такт.

- методика проектирования конфигурируемой частично параллельной архитектуры низкоплотностного декодера, которая использует любой набор матрицы проверю! на четность и поддерживать автоматическую генерацию описанного на HDL декодера.

2. Область применения:

- лекционные, лабораторные и практические занятия, а также курсовое проектирование по дисциплине «Основы конструирования электронных средств» направления подготовки 11.03.03 «Конструирование и технология электронных средств» профиль «Проектирование и технология радиоэлектронных средств»;

- лекционные, лабораторные и практические занятия, а также курсовое проектирование по дисциплине «Основы проектирования приборов и систем» направления подготовки 12.03.01 «Приборостроение» профиль «Приборостроение»;

- лекционные, лабораторные и практические занятия, а также курсовое проектирование по дисциплине «Особенности проектирования приборов и комплексов для различных условий эксплуатации» направления подготовки 12.04.01 «Приборостроение» (магистерская программа «Автоматизированное проектирование приборов и комплексов».

3. Форма внедрения:

- курс лекций;

- Методы и средства моделирования и верификации декодеров, построенных на базе модифицированного алгоритма Витерби [Текст]: монография / A.B. Башкиров, В.И. Борисов, A.B. Муратов, В.М. Питолин, М.В. Хорошайлова — Воронеж : ФГБОУ ВО "Воронежский государственный технический университет", 2017. - 160 c.ISBN 978-5-7731-0469-8.

4. Основные публикации по теме диссертации:

- Реализация LDPC-декодера на массивно-параллельных вычислительных устройствах / A.B. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2015. — Т.11, №6.

— C.89-9L

- Конфигурируемая архитектура декодера для QC-LDPC кода / A.B. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С.6-9.

Параллельное недвоичное LDPC-декодирование на графическом процессоре / A.B. Башкиров, Ю.В. Дьячков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12, №4.

— С.38-43.

- Полностью параллельный недвоичный LDPC-декодер с динамическим изменением частоты стробирования / A.B. Башкиров, A.B. Муратов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12, №4. — С.48-53.

- Использование стохастического вычисления для реализации недвоичного LDPC-декодера на ПЛИС / A.B. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12, №5. — С.70-73.

- Реализация LDPC-декодера низкой сложности с использованием алгоритма MIN-SUM / A.B. Башкиров, В.И. Борисов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т. 12, №5.

— С.82-86.

- Архитектура и реализация на ПЛИС регулярных (2, DC) NB-LDPC-декодеров / A.B. Башкиров, A.B. Муратов, М.В. Хорошайлова // Радиотехника. — 2017. — №6, — С.179-183.

- Использование вынужденной конвергенции для снижения сложности LDPC-декодирования / A.B. Башкиров, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2017. — Т. 13, №1.

— С.69-73.

- Реализация на ПЛИС схемы квантования сообщения для NB-LDPC-декодера / Н.В. Астахов, A.B. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Радиотехника. — 2017. — № 6. — С.184-189.

- Архитектура канального кодирования на основе ПЛИС для 5G беспроводной сети с использованием высокоуровневого синтеза / М.В.

Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 2. - С. 99-105.

- Уепк^ описание и реализация на ПЛИС ЬВРС декодера для высокоскоростной передачи данных / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 2. - С. 120-124.

- Архитектура для стохастических ЬПРС-декодеров с использованием эффективной площади кристалла на основе ПЛИС / М.В. Хорошайлова // Вестник Воронежского государственного технического университета. - 2018. - Т. 14. № 1. -

5. Эффект от внедрения: повышение качества образования, достигаемого за счет новых знаний в области проектирования низкоплотностных декодеров и повышения помехоустойчивости радиотехнических средств. Развитие умений и навыков у бакалавров и магистров, благодаря применению методов моделирования современных декодеров с применением массивно-параллельных вычислений.

С. 95-100.

Проректор по учебной работе:

"_/Колосов А.И./

(подпись, Ф.И.О.)

2018 г.

Декан факультета радиотехники и

(подпись, Ф.И.О.)

/Небольсин В .А./

«И» 2018 г.

И. о. заведующего кафедрой КИПР

/Башкиров А.В./

(подпись, Ф.И.О.)

2018 г.