Алгоритмы синтеза легко тестируемых комбинационных схем и тестов для кратных константных неисправностей и неисправностей задержек путей тема диссертации и автореферата по ВАК РФ 05.13.01, кандидат технических наук Николаева, Екатерина Александровна

• Николаева, Екатерина Александровна
• кандидат технических наук
• 2011

Оглавление диссертации кандидат технических наук Николаева, Екатерина Александровна

Введение

1 Основные понятия

1.1 Конечные автоматы

1.2 Программируемые логические блоки

1.3 Модели неисправностей

1.4 Методы диагностирования

1.4.1 Самопроверяемые схемы

1.4.2 Самотестируемые схемы

1.5 Контролепригодное проектирование

1.6 Выводы

2 Методы синтеза комбинационных схем, сохраняющие системы ДНФ-задание на синтез

2.1 Факторизационные методы синтеза

2.1.1 Многоуровневый факторизационный метод синтеза

2.1.2 Модифицированный факторзационный двухуровневый метод синтеза

2.2 Синтез схем по системе ЖЮ-графов

2.2.1 ££>£>-графы

2.2.2 Построение покрытия графа программируемыми логическими блоками (ПЛБ)

2.3 Экспериментальные результаты 67 2.3.1 Форматы представления входных и выходных данных

2.4 Выводы

3 Построение проверяющих тестов для кратных константных неисправностей на полюсах логических элементов комбинационных схем, построенных покрытием ЯО£>-графов программируемыми логическими блоками

3.1 Базовые неисправности графа

3.2 Свойства тестовых наборов базовых неисправностей БВОО-графа

3.3 Построение тестовых наборов для одиночных константных неисправностей полюсов логических блоков комбинационной схемы

3.4 Построение тестового набора для кратной неисправности бЖЮ-графа

3.5 Построение проверяющего теста для кратных константных неисправностей на полюсах логических элементов схемы

3.6 Экспериментальные результаты

3.7 Выводы

4 Построение проверяющих тестов для неисправностей задержек путей в комбинационных схемах, полученных покрытием SBDD-графов

4.1 Построение пар тестовых наборов для обнаружения неисправностей задержек путей в комбинационной схеме

4.1.1 Выделение множества конъюнкций, содержащих переменную, сопоставляемую началу пути в схеме

4.1.2 Построение пары тестовых наборов

4.2 Свойство проверяющего теста, обнаруживающего неисправности задержек путей

4.3 Построения пар тестовых наборов для схем, полученных покрытием систем Free 5/)£)-графов

4.4 Экспериментальные результаты

4.5 Выводы

Введение диссертации (часть автореферата) на тему «Алгоритмы синтеза легко тестируемых комбинационных схем и тестов для кратных константных неисправностей и неисправностей задержек путей»

Актуальность проблемы. Область применения дискретных устройств управления постоянно расширяется, они становятся все более сложными. Увеличивающаяся сложность и значимость дискретных устройств и систем требуют высокой надежности, что приводит к большим затратам на разработку и реализацию методов их тестирования. Контролепригодное проектирование позволяет снизить эти затраты, так как ориентировано одновременно на обеспечение функционирования устройства и решение проблемы его тестирования. Контролепригодные свойства схем, то есть существование для них достаточно коротких тестов высокого качества, могут быть заложены на уровне описания поведения схем. При этом требуется, чтобы построенная схема сохраняла это описание. Речь идет о сохранении системы ДНФ, являющейся заданием на синтез. Проблема исследования контролепригодных свойств схем, сохраняющих системы ДНФ, является актуальной.

Переход к наноразмерам транзисторов, повышение скорости обработки информации, снижение напряжения питания приводят к необходимости тестирования задержек путей схемы. Задержка смены состояния каждого элемента, проходимого на некотором пути схемы, и линии связи может быть незначительной и потому не обнаружимой проверяющими тестами для одиночных и даже кратных константных неисправностей. Однако задержка пути в целом на высокой рабочей частоте функционирования схемы может приводить к искажению функционирования. Такие неисправности должны быть обнаружены. Это значит, что проверяющие тесты, ориентированные только на обнаружение одиночных и кратных константных неисправностей, не могут считаться качественными для современных дискретных устройств управления, если они не проверяют еще и неисправности задержек путей. Исследование контролепригодных свойств схем, ориентированное на обнаружение неисправностей задержек путей, наряду с константными неисправностями, является актуальной проблемой обеспечения надежности функционирования современных дискретных устройств.

Цель работы. Целью диссертационной работы является исследование контролепригодных свойств схем, сохраняющих системы ДНФ. Для ее реализации были рассмотрены существующие методы синтеза схем, сохраняющие задание на синтез и использующие в качестве задания либо системы ДНФ, либо системы BDD {Binary Decision Diagram) - гр аф о в. Для методов синтеза по системе ДНФ были предложены эвристики, ориентированные на сокращение аппаратурных затрат, а для методов синтеза по системе .RDD-графов сформулированы требования к покрытию графов программируемыми логическими блоками (ПЛБ), обеспечивающие сохранение систем ОДНФ. Для схем, полученных покрытием систем BDD-графов программируемыми логическими блоками, разработаны алгоритмы построения проверяющих тестов для кратных константных неисправностей на полюсах логических элементов схем и неисправностей задержек путей этих схем.

Методы исследования. В работе используется аппарат дискретной математики, в частности, алгебра логики, теория автоматов и теория графов. Эффективность разработанных методов подтверждается компьютерными экспериментами.

Научная новизна.

Предложены эвристики для сохраняющих системы ДНФ двухуровневого и многоуровневого факторизационных методов синтеза, ориентированные на сокращение аппаратурных затрат получаемых комбинационных схем.

Для схем, полученных покрытием системы ЖЮ-графов программируемыми логическими блоками (ПЛБ) и сохраняющих системы ОДНФ, предложен алгоритм построения проверяющего теста для кратных константных неисправностей на полюсах ПЛБ, не требующий перечисления всевозможных кратных неисправностей и получающийся расширением проверяющего теста для одиночных неисправностей.

Для схем, полученных покрытием системы ВПО-графов программируемыми логическими блоками (ПЛБ) и сохраняющих системы ОДНФ, предложен алгоритм построения проверяющего теста, обнаруживающего одиночные робастные неисправности задержек путей в схеме, не требующий введения дополнительных входов и ориентированный на сокращение длины теста. Установлено, что неисправность задержки каждого пути схемы проявляется как робастная и, следовательно, проверяющий тест, обнаруживающий одиночные робастные неисправности задержек путей, обнаруживает всевозможные кратные неисправности задержек путей.

Достоверность полученных результатов. Все научные положения и выводы, содержащиеся в диссертации, доказаны с использованием аппарата дискретной математики. Эффективность предложенных методов подтверждена компьютерными экспериментами.

Практическая значимость работы. Разработанные алгоритмы реализованы в виде программ, которые могут быть включены в существующие системы САПР с целью получения средствами САПР контро л епри годных схем с одновременным построением для них проверяющих тестов высокого качества.

Реализация полученных результатов. Исследования, результаты которых изложены в диссертации, проводились в рамках следующих проектов:

Участник молодежного научно-инновационного конкурса 2008» («УМНИК») по направлению «Информационные технологии».

Государственный контракт на выполнение научно-исследовательских работ для государственных нужд № П1157.

Апробация работы и публикации. Научные результаты, составляющие основу данной работы, обсуждались на заседаниях объединенного семинара кафедры программирования факультета прикладной математики ТГУ и кафедры информационных технологий в исследовании дискретных структур радиофизического факультета ТГУ.

Результаты работы представлялись на следующих научных конференциях:

1. The 22th IEEE international Symposium on Defect and Fault-Tolerance in VLSI System (Rome, Italy, 2007).

2. The 7th East-West Design & Test international Symposium (Lviv, Ukraine, 2008).

3. 7-ая Всероссийская конференция с международным участием «Новые информационные технологии в исследовании сложных структур» (Томск, Россия, 2008).

4. 8-ая Сибирская научная школа-семинар с международным участием «Компьютерная безопасность и криптография» (Омск, Россия, 2009).

5. The 8th East-West Design & Test international Symposium (Moscow, Russia, 2009).

6. The 9th East-West Design & Test international Symposium (St. Petersburg, Russia, 2010).

По результатам выполненных исследований опубликовано 9 печатных работ, в том числе одна из перечня ВАК.

В журналах перечня ВАК (редакция от 19 февраля 2010):

1. Николаева Е. А. Синтез проверяющих тестов для неисправностей задержек путей схем, построенных по системе ROBDD-графов / Е. А. Николаева, А. Ю. Матросова // Известия Томского политехнического университета.-2009.-Т. 315, № 5.-С. 153- 159.

В других изданиях:

1. Николаева Е. А. Некоторые оценки метода минимизации систем ДНФ путем выделения ядер и соядер / Е. А. Николаева, Ю. В. Седов // Доклады VI Сибирской научной школы-семинара с международным участием «Компьютерная безопасность и криптография» — SIBECRYPT'07

Республика Алтай, Горно-Алтайск, ГАГУ, 4—7 сентября 2007 г.). Томск, 2007. С. 256-264. (Вестник Томского государственного университета. Приложение; № 23, Август 2007) (Серия «Математика. Кибернетика. Информатика»). - 2007. - С. 256-264.

2. Matrosova A. Test Generation for Single and Multiple Stuck-at Faults of a Combinational Circuit Designed by Covering Shared ROBDD with CLBs / A. Matrosova, E. Lukovnikova, S. Ostanin, A. Zinchyk, E. Nikolaeva // Proc. The 22nd IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems (DTF 2007). Rome, Italy, 26-28 September, 2007. - [S. 1.], 2007. - P. 356-364.

3. Матросова А. Ю. Синтез синхронных последовательностных устройств, устойчивых к кратковременным и перемежающимся неисправностям / А. Ю. Матросова, В. В. Андреева, Е. А. Николаева //, Вестник ТГУ. Управление, вычислительная техника и информатика. - 2008. -№3 (4).-С. 99-109.

4. Matrosova A. Multiple Stuck-at Fault and Path Delay Fault Testable ! Design of Combinational Circuits / A. Matrosova, A. Melnikov, E. Nikolaeva // Proc. IEEE East-West Design & Test Symposium (EWDTS'08). Lviv, Ukraine, 9-12 October, 2008. - [S. 1.], 2008. - P. 350-355.

5. Matrosova A. Multiple stuck-at fault and path delay fault testable circuit / A. Matrosova, V. Andreeva, A. Melnikov, E. Nikolaeva // Proc. IEEE East-West Design & Test Symposium (EWDTS'08). Lviv, Ukraine, 9-12 October, 2008. -[S. 1.], 2008.-P. 356-364.

6. Николаева E. А. Построение проверяющих тестов для одиночных и кратных константных неисправностей на полюсах элементов схем, синтезированных на базе ПЛИС(РРОА)-технологий по системе Free BDD-графов/ Е. А. Николаева // Вестник ТГУ. Управление, вычислительная техника и информатика. - 2009. - №1(6).- С. 81-98.

7. Matrosova A. Path Delay Fault Classification Based on ENF Analysis / A. Matrosova, E. Nikolaeva // Proc. IEEE East-West Design & Test Symposium

EWDTS'09). Moscow, Russia, 18-21 Septembe, 2009. - [S. I.], 2009 - P. 526531.

8. Nikolaeva E. PDFs Testing of Combinational Circuits Based on Covering ROBDDs / A. Matrosova, E. Nikolaeva // Proc. IEEE East-West Design & Test Symposium (EWDTS'10). St. Petersburg, Russia, 17-29 Septembe, 2010. - [S. 1.], 2010-P. 160-163.

Структура и объем диссертации.

Диссертация состоит из введения, 4-х глав, заключения и списка используемой литературы. Объем диссертации составляет 134 страницы текста, набранного в редакторе MS Word 2003 (шрифт - Times New Roman, размер шрифта - 14 pt, межстрочный интервал —1.5 строки), в том числе: титульный лист - 1 стр., оглавление — 2 стр., основной текст, включающий 33 рисунка и 7 таблиц, - 120 стр., библиография из 95 наименований - 10 стр, приложение - 1 стр.

Заключение диссертации по теме «Системный анализ, управление и обработка информации (по отраслям)», Николаева, Екатерина Александровна

4.5 Выводы

Рассмотрены схемы, полученные покрытием 5Ш)0-графа, построенного объединением ROBDD или Free BDD-графов, программируемыми логическими блоками. Предложен алгоритм построения пары vb v2 тестовых наборов для неисправности задержки пути. Показано, что пара тестовых наборов порождается тестовым набором для одной из константных неисправностей на входном полюсе ПЛБ, непосредственно соединенном со входом схемы и являющимся началом пути а. В отличие от [86] в комбинационную схему не требуется вводить дополнительный вход для тестирования неисправностей задержек. Введение дополнительных входов, как правило, не приемлемо на практике.

Установлено, что неисправность задержки каждого пути схемы проявляется как робастная. Найденная пара тестовых наборов может быть использована для тестирования обоих перепадов значений сигналов пути. Объединение троек тестовых наборов VI, у2, V] для различных путей схемы представляет проверяющий тест, обнаруживающий все неисправности задержек путей схемы.

Проверяющий тест, обнаруживающий все одиночные робастные неисправности задержек путей, обнаруживает одиночные константные неисправности на полюсах ПЛБ схемы и кратные неисправности задержек путей.

Заключение

В диссертационной работе рассмотрены методы синтеза схем, позволяющие сохранять исходное представление систем булевых функций в виде системы ДНФ. В таких схемах тестовые наборы для неисправностей схем могут быть построены непосредственно по исходным системам ДНФ с использованием свойств ДНФ.

Предложена модификация двухуровневого факторизационного метода синтеза, позволяющая сохранять исходную систему ДНФ.

Разработаны эвристики для двухуровневого и многоуровневого факторизационных методов синтеза, ориентированные на сокращение аппаратурных затрат при синтезе рассматриваемых схем.

Исследованы контролепри годные свойства схем, построенных покрытием £5£>./>графов, полученных объединением ROBDD или Free BDD-графов программируемыми логическими блоками (ПЛБ).

Разработан алгоритм построения тестового набора для кратной константной неисправности на полюсах ПЛБ комбинационной схемы.

Построение проверяющего теста для кратных константных неисправностей на полюсах ПЛБ комбинационной схемы сведено к расширению проверяющего теста для одиночных неисправностей на полюсах ПЛБ этой схемы, и предложена процедура расширения.

Установлено, что в комбинационных схемах, построенных покрытием систем из Free 2Ш£)-графов, не все одиночные константные неисправности являются существенными.

Для схем, построенных покрытием £#/)£>-графов, полученных объединением ROBDD или Free МЮ-графов, программируемыми логическими блоками, предложен алгоритм построения проверяющего теста, обнаруживающего неисправности задержек путей.

Установлено, что неисправность задержки каждого пути схемы проявляется как робастная.

Проверяющий тест, обнаруживающий все одиночные робастные неисправности задержек путей, обнаруживает одиночные константные неисправности на полюсах ПЛБ схемы и кратные неисправности задержек путей.

Основные положения, выдвигаемые на защиту:

Эвристики для многоуровневого и двухуровневого факторизационных методов синтеза, ориентированные на сокращение аппаратурных затрат получаемых комбинационных схем. Модифицированный двухуровневый метод синтеза, позволяющий сохранять систему ДНФ. Если в качестве систем ДНФ используются системы безызбыточных ДНФ, то синтезируемые схемы допускают существование для них проверяющего теста для одиночных константных неисправностей, обнаруживающего и все кратные константные неисправности на полюсах логических элементов схемы. Кроме того, неисправности задержек путей в таких схемах более чем в 95% случаев проявляются как робастные.

Алгоритм построения тестового набора, обнаруживающего кратную константную неисправность на полюсах ПЛБ схемы, построенной покрытием 5ЖЮ-графа; алгоритм построения проверяющего теста для всех кратных константных неисправностей на полюсах ПЛБ схемы, не требующий явного перечисления всевозможных кратных неисправностей и получаемый путем расширением проверяющего теста для одиночных константных неисправностей.

Алгоритм построения проверяющего теста, гарантированно обнаруживающий всевозможные неисправности задержек путей в схеме, построенной покрытием 8ВОО- графа программируемыми логическими блоками.

Список литературы диссертационного исследования кандидат технических наук Николаева, Екатерина Александровна, 2011 год

1. Агибалов Г. П. Лекции по теории конечных автоматов / Г. П. Агибалов, А. М. Оранов // Томск: Изд-во Том. ун-та, 1984. - 185 с.

2. Kuon I. Fpga architecture: Survey and challenges / 1. Kuon, R. Tessier, J. Rose // Foundations and Trends in Electronic Design Automation. 2007. - vol.2, № 2. - P.135-253.

3. BIST of FPGA Interconnect / Stroud С. E. et al. // Proc. IEEE International Test Conf. 1998. - P.404-411.

4. Martinez D. R. High Performance Embedded Computing Handbook / D. R. Martinez, M. Michael, R. A. Bond // CRC Press. 2008. - 600 p.

5. Бадашин Д. В. Сверхбольшие специализированные ИС в оборудовании цифровых систем передачи / Д. В. Бадашин, А. В. Савчук // Технология и конструирование в электронной аппаратуре. 1998. - № 4. - С.9-14.

6. Xilinx, "Virtex-4 User Guide, " UG070 (vl.5), Xilinx, Inc., 2006. www. xilinx. com/bvdocs/userguides/ug070. pdf.

7. Xilinx, "Virtex-4 Configuration Guide, " UG071 (vl.5), Xilinx, Inc., 2007. www. xilinx. com/bvdocs/userguides/ug071. pdf.

8. Cosoroaba A. Achieving Higher System Performance with the,Virtex-5 Family of FPGAs / A. Cosoroaba, F. Rivoallon // XILINK WP245 . 2006.

9. ACTTM Family FPGA Data Book // Actel Corporation. — Sunny vale, California. — 1992.

10. FPGA Data Book and Design Guide / Ibid. — 1993.

11. XILIX. The Programmable Logic Data Book // San Jose, California. 2000.

12. Component Selector Guide // Altera Corporation. San Jose, California. -1995.

13. Smith G. L. Model for Delay Faults Based upon Paths / G. L. Smith // Proc. Int'l Test Conf. 1985. - P.342-349.

14. Krstic A. Delay Fault Testing for VLSI Circuits (Frontiers in Electronic Testing) / A. Krstic, К. -T. Cheng // Springer, 1998. 208 p.

15. Devadas S. Synthesis of Robust Delay-Fault-Testable Circuits: Theoiy / S. Devadas, K. Keitzer // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 1992.-vol.11, № 1. — P.87—101

16. Cheng К. -T. Classification and identification of nonrobust untestable path delay faults / . Cheng, К. -T. ;Chen, H. -C. // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on. 1996. - vol 15., № 8. - P.845-853.

17. Горяшко А. П. Синтез диагностируемых схем вычислительных устройств / А. П. Горяшко. М. Наука. -1987. -288 с.

18. Согомонян Е. С. Самопроверяемые схемы и системы защищенные от неисправностей / Е. С. Согомонян, Е. В. Слабаков. М. : Радио и связь. - 1989. -158 с.

19. Пархоменко П. П. Основы технической диагностики / П. П. Пархоменко, Е. С. Согомонян. М. : Энергоиздат. - 1981. - 320 с.

20. Согомонян Е. С. Построение дискретных устройств с диагностикой в процессе функционирования / Е. С. Согомонян // Автоматика и телемеханика. -1970.-№11 С. 153-160.

21. Аксенова Г. П. Синтез схем встроенного контроля для автоматов с памятью / Г. П. Аксенова, Е. С. Согомонян // Автоматика и телемеханика. -№9. -1971. С. 170-179.

22. Re inert D. Entwurf und Diagnose komplexer digitaler Systeme / D. Reinert. -Berlin: VEB Verlag Technik, 1983. 270 p.

23. Siewiorek D. P. The Theory and Practice of Reliable System Design/ D. P. Siewiorek, R. S. Schwarz Bedford: Digital Press, 1982. - 796 p.

24. Betrand J. C. Totally Self-Checking Sequential Circuits / J. C. Betrand, N. Gambiasi, J. J. Mercier // Proc. Int. Sympos. «Discrete Systems». 1974. - P.36-44.

25. Tao D. L. A concurrent testing strategy for PLAs / D. L. Tao, P. K. Lala, C. R. Hartmann // Proc. Int. Test Conference. -1986. P.705-709.

26. Arevalo Z. A method to simplify a Boolean function onto a near minimal sum-of-products for programmable logic arrays / Z. Arevalo, J. G. Bredson // IEEE Trans. Computers. -C-27, 1978. -P. 1028-1039.

27. Mine. H. Basic properties and construction method for fail-safe logic systems / H. Mine, Y. Koga // IEEE Trans. Electronic Computers. -1967. -P.282-289.

28. Stroud С. E. A Designer's Guide to Built-in Self-Test / Stroud С. E. Kluwer Academic Publishers. 2002. - 319 p.

29. Touba N. Transformed Pseudo-Random Patterns for BIST / N. Touba, E. McCluslcey // Proc. IEEE VLSI Test Symposium. 1995. - P.410^116.

30. Kiefer G. Using BIST Control for Pattern Generation / G. Kiefer, H. Wunderlich // Proc. IEEE International Test Conf. 1997. - P.347-355.

31. Damarla T. Multiple Error Detection and Identification via Signature Analysis / T. Damarla, C. Stroud, A. Sathaye // Jour, of Electronic Testing: Theory and Applications. 1995. - vol.6, №.6. - P. 193-207.

32. Barzilai Z. VLSI Self-Testing Based on Syndrome Techniques / Z. Barzilai, J. Savir, G. Markowsky, M. Smith // Proc. IEEE International Test Conference. -1981. P.102—109.

33. McLeod G. BIST Techniques for ASIC Design / McLeod G // Proc. IEEE International Test Conference. 1992. - P.496-505.

34. McCluskey E. Built-in Self-Test Techniques / E. McCluskey // IEEE Design & Test of Computers. -1985. vol.2, №.2. - P.21-28.

35. Agrawal V. A Tutorial on Built-in Self-Test: Principles / V. Agrawal, C. Kime, К Saluja // IEEE Design & Test of Computers. 1993. - vol.10, №1. - P.73-82.

36. Stroud С. E. A Designer's Guide to Built-in Self-Test / С. E Stroud. Kluwer Academic Publishers. 2002. - 319 p.

37. Agrawal V. D. Designing Circuits with Partial Scan / V. D. Agrawal, К. T. Cheng, D. D. Johnson // IEEE Design and Test of Computers. -1988. P.8-15.

38. Cheng К. T. A Partial Scan Method for Sequential Circuits with Feedback / К. T. Cheng, V. D. Agrawal // IEEE Transactions on Computers. —1990. vol.39, №4. - P.544—548.

39. Gupta R. The BALLAST Methodology for structured Partial Scan Design / R. Gupta, M. A. Breuer // IEEE Transactions on Computers. -1990. vol.39, №4. -P.538-544.

40. Lin C. Integration of Partial Scan with Built-in Self-Test / C. Lin, Y. Zorian, S. Bhawmik // Jour. Electronic Testing: Theory and Applications. 1995. - vol.7, № 2. —P.125-137.

41. Ubar R. Test Generation for Digital Circuits Using Alternative Graphs / R. Ubar // Proc. of Tallinn Technical University. 1976. - № 409. - P.75-81.

42. Roth G. P. Programmed Algorithm to Compute Tests to Detect and Distinguish Between Failures in Logic Circuits / G. P. Roth, W. G. Boricios, P. R. Shneider // Electronic Computers, IEEE Transactions on. 1967. — vol.16. - P.567-580.

43. Wei S. To DFT or Not to DFT ? / S. Wei, P. Nag, R. Blanton, A. Gattiker and W. Maly // Proc. IEEE International Test Conf. 1997. - P.557-566.

44. Williams T. Design for Testability A Survey / T. Williams, K. Parker //Proc. of IEEE. - 1983. -Vol.71. -№. 1.-P.98-112.

45. Robinson G. DFT, Test Lifecycles and the Product Lifecycle / G. Robinson // Proc. IEEE International Test Conf. 1999. - P.705-713.

46. Johnson J. Is DFT Right for You? / J. Johnson // Proc. IEEE International Test Conf. -1999. P. 1090-1097.

47. Rahaman H. A Simple Delay Testable Synthesis of Symmetric Functions /

48. H. Rahaman, D. K. Das. // Lecture Notes in Computer Science. 2004. - vol.3285. -P.263-270

49. Chakrabarty K. Balance testing and balance-testable design of logic circuits / K. Chakrabarty, J. P. Hayes. // Journal of Electronic Testing: Theory and Applications. 1996. - vol.8, № 1.-P.71-86.

50. Уэйкерли Д. Ф. Проектирование цифровых устройств / Д. Ф. Уэйкерли. Москва: Постмаркет. -2002. - Том 2. - 528 с.

51. Pomeranz I. Design-for-Testability for Path Delay Faults in Large Combinational Circuits Using Test Points / I. Pomeranz, S. M. Reddy// Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on. 1998. -vol.17, № 4.-P.332-343.

52. Pomeranz I. On Synthesis-for-Testability of Combinational Logic Circuits /

53. Pomeranz, S. M. Reddy // Proc. DAC '95, 32nd Conference. 1995. - P.126—132.

54. Chakraborty Т. J. Design for Testability for Path Delay Faults in Sequential Circuits / T. J. Chakraborty, V. D. Agrawal, M. L. Bushnell // Proc. The 30th Design Automation Conference. 1993. - P .453^157.

55. Uppaluri P. On minimizing the number of test points needed to achieve complete robust path delay fault testability / P. Uppaluri; U. Sparmann; I. Pomeranz // Proc. The 14th VLSI Test Symposium. 1996. - P.288-295.

56. Krstic A. Resynthesis of comdinational circuits for path count reduction path delay fault testability / A. Krstic, K. -T. Cheng // Journal of Electronic Testing: Theory and Applicatoins. 1997. - vol 11, № 1. - P.43-54.

57. Iyengar V. S. Optimized test application timing for AC test. / V. S. Iyengar, G. Vijayan // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on. 1992. - vol 11, №11. - P. 1439-1449.

58. Mao W. W. A variable observation time method for testing delay faults/ W. W. Mao, M. D. Ciletti // Proc. The 27th АСМЛЕЕЕ Design Automation Conference. -1991. P.728-731.

59. Матросова A. IO. Построение полного теста для схем, синтезированных методом факторизации / А. Ю. Матросова // Автоматика и вычислительная техника. 1978 -№5. - С.42^16.

60. Матросова А. Ю. Синтез легко диагностируемых автоматов / А. Ю. Матросова, В. Д. Байда, В. В. Сафронов // Методы и системы технической диагностики. Вып.1. Изд-во Саратовского университета. -1980. - С Л 7-26.

61. Kohavi I. Detection of Multiple Faults in Combinational Logic Networks / I. Kohavi, Z. Kohavi // IEEE Transactions on Computers. 1972. - vol 21, № 6. -P.556-568.

62. Е. А. Николаева Синтез проверяющих тестов для неисправностей задержек путей схем, построенных по системе ROBDD графов / Е. А.

63. Николаева, А. Ю. Матросова // Известия Томского политехнического университета. -2009. Т.315, № 5. - С.153 - 159.

64. Матросова А. Ю. Синтез самопроверяемых дискретных устройств по BDD-реализациям их функционирования / М. В. Астафьев, А. Ю. Матросова // Вестник томского государственного университета. 2000. - № 271. — С.89-92.

65. Матросова А.Ю. Синтез синхронных последовательностных устройств, устойчивых к кратковременным и перемежающимся неисправностям / А.Ю. Матросова, В.В. Андреева, Е.А. Николаева// Вестник ТГУ. 2008. - №3(4). - С. 99-109.

66. Matrosova A. Multiple Stuck-at Fault and Path Delay Fault Testable Design of Combinational Circuits / A. Matrosova, A. Melnikov, E. Nikolaeva // Proc. 23nd IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. -2008.-P. 350-355.

67. Matrosova A. Path Delay Fault Classification Based on ENF Analysis / A. Matrosova, E. Nikolaeva // Proc. EWDTS'09. 2009. - P. 526-531.

68. Matrosova A. PDFs Testing of Combinational Circuits Based on Covering ROBDDs / A. Matrosova, E. Nikolaeva // Proc. EWDTS'10. 2010. - P. 160-163.

69. Матросова А. Ю. К синтезу контролепригодных комбинационных устройств / А. Ю. Матросова, С. А. Останин, Н. А. Паршина. // Автоматика и телемеханика. 1999. - №2. - С.129-137.

70. Matrosova A. Easy Testable Combinational Circuit Design / A. Matrosova, A. Andreeva, S. Ostanin // Proc. The 6th International Workshop on Boolean Problem. 2004. - P.237-244.

71. Матросова А. Ю. Построение проверяющих тестов для константных неисправностей и неисправностей задержек путей в схемах, синтезированных факторизационным методом / В. В. Андреева, А. Ю. Матросова, А. В.

72. Мельников, А. В. Морозова // Прикладная и Дискретная Математика. 2009. -приложение № 1. - С.65-66.

73. Matrosova A. Multiple Stuck-at Fault and Path Delay Fault Testable Circuits / A. Matrosova, A. Andreeva, A. Melnikov, E. Nikolaeva. // Proc. TWDTS'08. -2008. — P.356—364.

74. Синтез асинхронных автоматов на ЭВМ / Закревский А. Д., Балаклей JI. И., Елисеева Н. А. и др. // Минск: Наука и техника, 1975. 181 с.

75. Baranov S. Logic synthesis for control automata / S. Baranov // Dordrecht; Boston; London: Kluwer academic publishers, 1994. 412 p.

76. Brayton K. MIS: A multi-level logic optimization program / K. Bray ton, R. Rudell, A. Sangiovanni-Vincentelli, A. R. Wong // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on. 1987. - vol.7. - P. 10621081.

77. Bhattacharya D. Test generation for path delay faults using binary decision diagrams / D. Bhattacharya, P. Agrawal, V. D. Agrawal // Computers, IEEE Transactions on. 1995. - vol.44, № 3. - P.434^147.

78. Drechsler R. Synthesis of Fully Testable Circuits From BDDs / R. Drechsler, J. Shi , G. Fey // Computer-Aided Design of Integrated Circuits and Systems, IEEE transactions on. 2004. - vol.23, № 3. - P.440-443.

79. Ashar P. Gate-delay-fault Testability properties of Multiplexor-based Networks / P. Ashar, S. Devadas, K. Keutzer // Proc. IEEE International Test Conf. on Test: Faster, Better, Sooner. 1991. - P.887-896.

80. Ashar P. Testability Properties of Multilevel Logic Networks Derived from Binary Decision Diagrams / P. Ashar, S. Devadas, K. Keutzer // Proc. Advanced Research in VLSI. 1991. - P.33 - 54.

81. Ashar P. Path-delay-fault Testability Properties of Multiplexor-based Networks / P. Ashar, S. Devadas, K. Keutzer // INTEGRATION, the VLSI Jour. -1993.-vol.15, № 1. P.1-23.

82. Becker B. Synthesis for Testbility: Binary Decision Diagrams / B. Becker // Lecture Notes in Computer Science. 1992. - vol.577. - P.501-512.

83. Shi J. BDD Based Synthesis of Symmetric Functions with Full Path-Delay Fault Testability / J. Shi, G. Fey, R. Drechsler //Proc. The 12th Asian Test Symposium (ATS'03). 2003. - P.290-293.

84. Murgai R. Logic Synthesis for Field Programmable Gate Arrays / R. Murga, R. Brayton, A. Sangiovanni-Vincentelli // Kluver Academic Publishers, 1995. — 425 P

85. Akers S. B. Binary Decision Diagram / S. B. Akers // IEEE Trans, on Computers. 1978. - vol.27, № 6. - P.509-516.

86. Bryant R. E. Graph-Based Algorithms for Boolean Function Manipulation / R. E. Bryant // IEEE Trans, on Computers. 1986. - vol.35, № 8. - P.677-691.

87. Minato S. Shared binary decision diagram with attributed edges for efficient Boolean function manipulation / S. Minato, N. Ishiura, S. Yajima // Proc. The 27th ACM/IEEE Design Automation Conference. 1991. - P.52-57.

88. Murgai R. Logic Synthesis for Field-Programmable Gate Arrays / R. Murgai, R. K. Brayton, A. L. Sangiovanni-Vincentelli // Springer, 1995. 452 p.

89. Yang S. Logic Synthesis and Optimization Benchmarks User Guide: Version 3. 0. / S. Yang// North Carolina: Microelectronics Center of North Carolina, 1991. -43 p.

90. Brglez F. Combination profiles of sequential benchmarks circuits / F. Brglez, D. Bryan, K. Kozmincki // Proc. Int. Symp. Circuits and Systems. 1989. - P. 19291934.

91. Закревский А. Д. Алгоритмы синтеза дискретных автоматов / А. Д. Закревский. Москва: Наука, 1971. - 510 с.

92. Матросова А. Ю. О свойствах неисправностей, порожденных многоуровневыми методами синтеза, примененными к частично монотонным системам булевых функций / А. Ю. Матросова, Ю. В. Седов // Вестник ТГУ, Приложение. 2002. - №1(2). - С.287-292.

93. Bushnell М. L. Essentials of Electronic Testing for Digital, Memory, And Mixed-Signal VLSI Circuits / M. L. Bushnell, V. D. Agrawal // Hingham, MA, USA: Kluwer Academic Publishers, 2000. 432 p.

94. Matrosova A. Path Delay Faults and ENF / A. Matrosova, V. Lipsky, A. Melnikov, V. Singh// Proc. EWDTS'10. 2010. - P. 164-167.